JPH01137339A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH01137339A JPH01137339A JP62298129A JP29812987A JPH01137339A JP H01137339 A JPH01137339 A JP H01137339A JP 62298129 A JP62298129 A JP 62298129A JP 29812987 A JP29812987 A JP 29812987A JP H01137339 A JPH01137339 A JP H01137339A
- Authority
- JP
- Japan
- Prior art keywords
- register
- contents
- output
- microprocessor
- address bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、マイクロプロセッサ内部の任意のレジスタ
の現在の内容をアドレスバスへ時分割で出力できるマイ
クロプロセッサに関するものである。
の現在の内容をアドレスバスへ時分割で出力できるマイ
クロプロセッサに関するものである。
（従来の技術）
第３図は従来のマイクロプロセッサの一例を示す構成図
である。
である。
この図において、１１はマイクロプロセッサ、１２はバ
ス・インターフェース回路、１３はデータバス、１４は
アドレスバスで、バス・インターフェース回路１２は外
部バスとなるデータバス１３、アドレスバス１４の信号
の入出力を制御する。１５は内部レジスタ、１６は前記
バス・インターフェース回路１２以外、例えば命令ユニ
ット、実行ユニット等の命令処理ユニットである。
ス・インターフェース回路、１３はデータバス、１４は
アドレスバスで、バス・インターフェース回路１２は外
部バスとなるデータバス１３、アドレスバス１４の信号
の入出力を制御する。１５は内部レジスタ、１６は前記
バス・インターフェース回路１２以外、例えば命令ユニ
ット、実行ユニット等の命令処理ユニットである。
次に、プログラムのデバッグのため、プログラム中のあ
る命令を実行した後の内部レジスタ１５の内容を調べる
場合について説明する。
る命令を実行した後の内部レジスタ１５の内容を調べる
場合について説明する。
命令実行後に内部レジスタ１５の内容を知りたい場合、
その命令実行後にマイクロプロセッサ１１へ割込みをか
ける。マイクロプロセッサ１１が割込みを受付けると、
今まで処理していたプログラムを中断して割込み処理プ
ログラムへ移る。
その命令実行後にマイクロプロセッサ１１へ割込みをか
ける。マイクロプロセッサ１１が割込みを受付けると、
今まで処理していたプログラムを中断して割込み処理プ
ログラムへ移る。
この割込み処理プログラムの中で各内部レジスタ１５の
内容を読み出している。
内容を読み出している。
従来のマイクロプロセッサ１１は以上のように構成され
ているので、内部レジスタ１５の内容はプログラム実行
中にマイクロプロセッサ１１に割込みをかけて割込み処
理プログラムで読み出されていた。そのために、デバッ
グをしているプログラムの実行が途中で一時中断され、
中断・再実行のために煩雑な操作が必要となり、リアル
タイムなプログラム・デバッグを行うことを妨げるとい
う問題点があった。
ているので、内部レジスタ１５の内容はプログラム実行
中にマイクロプロセッサ１１に割込みをかけて割込み処
理プログラムで読み出されていた。そのために、デバッ
グをしているプログラムの実行が途中で一時中断され、
中断・再実行のために煩雑な操作が必要となり、リアル
タイムなプログラム・デバッグを行うことを妨げるとい
う問題点があった。
この発明は、以上のような問題点を解決するためになさ
れたもので、プログラム実行中にマイクロプロセッサの
内部レジスタの内容をリアルタイムに外部に出力させて
、プログラム・デバッグの効率を改善できるマイクロプ
ロセッサを得ることを目的とする。
れたもので、プログラム実行中にマイクロプロセッサの
内部レジスタの内容をリアルタイムに外部に出力させて
、プログラム・デバッグの効率を改善できるマイクロプ
ロセッサを得ることを目的とする。
この発明に係るマイクロプロセッサは、読み出すべき内
部レジスタを指示するレジスタ選択信号に従い内部レジ
スタの内容を出力するレジスタ選択手段と、このレジス
タ選択手段から出力されるレジスタ内容をバスラインの
遊休時に時分割でバスラインへ出力するレジスタ内容出
力制御手段と、このレジスタ内容出力制御手段からレジ
スタ内容が出力された際にレジスタ出力報知信号を出力
する報知手段とを設けたものである。
部レジスタを指示するレジスタ選択信号に従い内部レジ
スタの内容を出力するレジスタ選択手段と、このレジス
タ選択手段から出力されるレジスタ内容をバスラインの
遊休時に時分割でバスラインへ出力するレジスタ内容出
力制御手段と、このレジスタ内容出力制御手段からレジ
スタ内容が出力された際にレジスタ出力報知信号を出力
する報知手段とを設けたものである。
この発明のマイクロプロセッサにおいては、レジスタ選
択手段が読み出すべき内部レジスタを指示するレジスタ
選択信号に従い内部レジスタの内容を出力し、レジスタ
内容出力制御手段がレジスタ選択手段から出力されるレ
ジスタ内容をバスラインの遊休時に時分割でバスライン
へ出力し、報知手段がレジスタ内容出力制御手段からレ
ジスタ内容が出力された際にレジスタ出力報知信号を出
力する。
択手段が読み出すべき内部レジスタを指示するレジスタ
選択信号に従い内部レジスタの内容を出力し、レジスタ
内容出力制御手段がレジスタ選択手段から出力されるレ
ジスタ内容をバスラインの遊休時に時分割でバスライン
へ出力し、報知手段がレジスタ内容出力制御手段からレ
ジスタ内容が出力された際にレジスタ出力報知信号を出
力する。
第１図はこの発明の一実施例を示すマイクロプロセッサ
の構成図である。
の構成図である。
この図において、第３図と同一符号は同一または相当部
分を示し、１はレジスタ選択信号で、読み出すべき内部
レジスタ１５を指示する信号である。２はレジスタ選択
手段で、レジスタ選択信号１に従い指示された内部レジ
スタ１５の内容を出力する。３はアドレスバス出力制御
手段で、バス・インターフェース回路１２に設けられて
おり、この発明によるレジスタ内容出力制御手段と報知
手段を兼ねている。アドレスバス出力制御手段３は、レ
ジスタ選択手段２から出力されるレジスタ内容をアドレ
スバス１４の遊休時に時分割でアドレスバス１４へ出力
するとともに、レジスタ出力報知信号４を出力する。レ
ジスタ出力報知信号４は、アドレスバス出力制御手段３
からその時点でアドレスバス１４にレジスタ内容が出力
されていることを示す信号である。
分を示し、１はレジスタ選択信号で、読み出すべき内部
レジスタ１５を指示する信号である。２はレジスタ選択
手段で、レジスタ選択信号１に従い指示された内部レジ
スタ１５の内容を出力する。３はアドレスバス出力制御
手段で、バス・インターフェース回路１２に設けられて
おり、この発明によるレジスタ内容出力制御手段と報知
手段を兼ねている。アドレスバス出力制御手段３は、レ
ジスタ選択手段２から出力されるレジスタ内容をアドレ
スバス１４の遊休時に時分割でアドレスバス１４へ出力
するとともに、レジスタ出力報知信号４を出力する。レ
ジスタ出力報知信号４は、アドレスバス出力制御手段３
からその時点でアドレスバス１４にレジスタ内容が出力
されていることを示す信号である。
次゛に、第２図を参照しながらこの発明によるレジスタ
内容出力動作を説明する。
内容出力動作を説明する。
第２図はこの発明のマイクロプロセッサの動作を説明す
るタイミングチャートである。
るタイミングチャートである。
まず、マイクロプロセッサ１１の内部でプログラム中の
各命令が実行された後、レジスタ選択手段２はレジスタ
選択信号１で指定された内部レジスタ１５の内容をアド
レスバス出力制御手段３に送出する。アドレスバス出力
制御手段３は、アドレスバス１４に命令フェッチやデー
タライトなどのためのアドレスが送出されていなければ
、指定された内部レジスタ１５の内容をアドレスバス１
４に出力すると同時に、レジスタ出力報知信号４をアク
ティブにする。もし、アドレスバス１４にアドレスを送
出している時に、アドレスバス出力制御手段３に内部レ
ジスタ１５の内容が送られた場合は、そのアドレス出力
が終了した後でレジスタ内容の出力を行う。レジスタ内
容の出力期間はあらかじめ一定期間を規定しておき、そ
の期間が過ぎたらレジスタ内容の出力を停止してレジス
タ出力報知信号４をインアクティブにする。その後、ア
ドレスバス出力制御手段３は次に必要となるアドレスを
送出する。
各命令が実行された後、レジスタ選択手段２はレジスタ
選択信号１で指定された内部レジスタ１５の内容をアド
レスバス出力制御手段３に送出する。アドレスバス出力
制御手段３は、アドレスバス１４に命令フェッチやデー
タライトなどのためのアドレスが送出されていなければ
、指定された内部レジスタ１５の内容をアドレスバス１
４に出力すると同時に、レジスタ出力報知信号４をアク
ティブにする。もし、アドレスバス１４にアドレスを送
出している時に、アドレスバス出力制御手段３に内部レ
ジスタ１５の内容が送られた場合は、そのアドレス出力
が終了した後でレジスタ内容の出力を行う。レジスタ内
容の出力期間はあらかじめ一定期間を規定しておき、そ
の期間が過ぎたらレジスタ内容の出力を停止してレジス
タ出力報知信号４をインアクティブにする。その後、ア
ドレスバス出力制御手段３は次に必要となるアドレスを
送出する。
なお、上記マイクロプロセッサ１１の外部に簡単なハー
ドウェアを加えるだけでレジスタ内容の表示やブレーク
条件の設定が可能であり、効率のよいデバッグが行える
。
ドウェアを加えるだけでレジスタ内容の表示やブレーク
条件の設定が可能であり、効率のよいデバッグが行える
。
また、レジスタ内容の出力は、アドレスバス１４へ時分
割で行われるため出力ビンを大量に増やす必要はない。
割で行われるため出力ビンを大量に増やす必要はない。
以上説明したようにこの発明は、読み出すべき内部レジ
スタを指示するレジスタ選択信号に従い内部レジスタの
内容を出力するレジスタ選択手段と、このレジスタ選択
手段から出力されるレジスタ内容をバスラインの遊休時
に時分割でバスラインへ出力するレジスタ内容出力制御
手段と、このレジスタ内容出力制御手段からレジスタ内
容が出力された際にレジスタ出力報知信号を出力する報
知手段とを設けたので、マイクロプロセッサの内部レジ
スタの現在の状態をプログラムの中断なく取り出すこと
ができ、効率のよいデバッグが行えるという効果がある
。
スタを指示するレジスタ選択信号に従い内部レジスタの
内容を出力するレジスタ選択手段と、このレジスタ選択
手段から出力されるレジスタ内容をバスラインの遊休時
に時分割でバスラインへ出力するレジスタ内容出力制御
手段と、このレジスタ内容出力制御手段からレジスタ内
容が出力された際にレジスタ出力報知信号を出力する報
知手段とを設けたので、マイクロプロセッサの内部レジ
スタの現在の状態をプログラムの中断なく取り出すこと
ができ、効率のよいデバッグが行えるという効果がある
。
第１図はこの発明の一実施例を示すマイクロプロセッサ
の構成図、第２図はこの発明のマイクロプロセッサの動
作を説明するタイミングチャート、第３図は従来のマイ
クロプロセッサの一例を示す構成図である。 図において、１はレジスタ選択信号、２はレジスタ選択
手段、３はアドレスバス出力制御手段、４はレジスタ出
力報知信号、１１はマイクロプロセッサ、１４はアドレ
スバス、１５は内部レジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図
の構成図、第２図はこの発明のマイクロプロセッサの動
作を説明するタイミングチャート、第３図は従来のマイ
クロプロセッサの一例を示す構成図である。 図において、１はレジスタ選択信号、２はレジスタ選択
手段、３はアドレスバス出力制御手段、４はレジスタ出
力報知信号、１１はマイクロプロセッサ、１４はアドレ
スバス、１５は内部レジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図
Claims (1)
- 内部レジスタの内容をバスラインを介して読み出すマイ
クロプロセッサにおいて、読み出すべき前記内部レジス
タを指示するレジスタ選択信号に従い前記内部レジスタ
の内容を出力するレジスタ選択手段と、このレジスタ選
択手段から出力されるレジスタ内容を前記バスラインの
遊休時に時分割で前記バスラインへ出力するレジスタ内
容出力制御手段と、このレジスタ内容出力制御手段から
前記レジスタ内容が出力された際にレジスタ出力報知信
号を出力する報知手段とを具備したことを特徴とするマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298129A JPH01137339A (ja) | 1987-11-25 | 1987-11-25 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62298129A JPH01137339A (ja) | 1987-11-25 | 1987-11-25 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137339A true JPH01137339A (ja) | 1989-05-30 |
Family
ID=17855555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62298129A Pending JPH01137339A (ja) | 1987-11-25 | 1987-11-25 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06348540A (ja) * | 1993-06-11 | 1994-12-22 | Nec Corp | プログラムトレース回路およびプログラムトレース方法 |
| JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
-
1987
- 1987-11-25 JP JP62298129A patent/JPH01137339A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06348540A (ja) * | 1993-06-11 | 1994-12-22 | Nec Corp | プログラムトレース回路およびプログラムトレース方法 |
| JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04257932A (ja) | ディジタルシグナルプロセッサのエミュレート用チップ | |
| JPS63111545A (ja) | デバツグ用マイクロプロセツサ | |
| JPH0728670A (ja) | 情報処理装置 | |
| JPS58197553A (ja) | プログラム監視装置 | |
| JPH01137339A (ja) | マイクロプロセッサ | |
| JP2808757B2 (ja) | デバッグ用マイクロプロセッサ | |
| JP2998299B2 (ja) | プロセッサ制御装置 | |
| JP2520158B2 (ja) | ディジタルシグナルプロセッサのデバッグ方式 | |
| JPS6128144A (ja) | トレ−ス動作実行装置 | |
| JPS61151745A (ja) | 割込処理方式 | |
| JPH05204710A (ja) | イベントトレース装置 | |
| JPH04310138A (ja) | データ伝送装置のデバッグ方法 | |
| JPS61241843A (ja) | 情報処理装置 | |
| JPH0462093B2 (ja) | ||
| JPS60178524A (ja) | １チツプマイクロコンピユ−タ | |
| JPH03134742A (ja) | デバッグ装置 | |
| JPS6368924A (ja) | マイクロプロセッサ | |
| JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 | |
| JPH02150931A (ja) | 情報処理装置 | |
| JPH05274173A (ja) | 擬似障害設定方式 | |
| JPH01147605A (ja) | マイクロプログラムシーケンスコントローラ | |
| JPS61193240A (ja) | コンピユ−タ装置 | |
| JPS6120139A (ja) | 割込み制御方式 | |
| JPH02270040A (ja) | 電子回路のシミュレーション方式 | |
| JPH04262429A (ja) | インサーキットエミュレータ |