JPS63111545A - デバツグ用マイクロプロセツサ - Google Patents
デバツグ用マイクロプロセツサInfo
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- JPS63111545A JPS63111545A JP61258915A JP25891586A JPS63111545A JP S63111545 A JPS63111545 A JP S63111545A JP 61258915 A JP61258915 A JP 61258915A JP 25891586 A JP25891586 A JP 25891586A JP S63111545 A JPS63111545 A JP S63111545A
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- 230000004044 response Effects 0.000 claims abstract description 48
- 239000000872 buffer Substances 0.000 description 14
- 238000011094 buffer selection Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
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- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプロセッサに関するものであり、更
に詳述すれば、デバッグ対象システムのデバッグを行う
マイクロプロセッサ開発支援装置に使用されるデバッグ
用マイクロプロセッサに関するものである。
に詳述すれば、デバッグ対象システムのデバッグを行う
マイクロプロセッサ開発支援装置に使用されるデバッグ
用マイクロプロセッサに関するものである。
従来の技術
第３図は、マイクロプロセッサ開発支援装置と、デバッ
グ対象システムとの接続の概要を図示するものである。
グ対象システムとの接続の概要を図示するものである。
図示のデバッグ対象システム１８には、マイクロプロセ
ッサ開発支援装置２１が、コネクタ１９及びケーブル２
０を介して接続される。マイクロプロセッサ開発支援装
置２１は、デバッグ用マイクロプロセッサ１及びコント
ロール部（図示していない）を備え、デバッグ対象シス
テム１８に実装されるべき本来のマイクロプロセッサの
代わりに、デバッグ対象プログラムの実行とそのデバッ
グを行う。
ッサ開発支援装置２１が、コネクタ１９及びケーブル２
０を介して接続される。マイクロプロセッサ開発支援装
置２１は、デバッグ用マイクロプロセッサ１及びコント
ロール部（図示していない）を備え、デバッグ対象シス
テム１８に実装されるべき本来のマイクロプロセッサの
代わりに、デバッグ対象プログラムの実行とそのデバッ
グを行う。
すなわち、デバッグ用マイクロプロセッサ１は、デバッ
グ対象システム１８上のメモリにあるプログラムの実行
と、別バンクにあるマイクロプロセッサ開発支援装置２
１内のデバッグ機能を有するデバッグプログラムが書込
まれているメモリの実行を行わなければならない。
グ対象システム１８上のメモリにあるプログラムの実行
と、別バンクにあるマイクロプロセッサ開発支援装置２
１内のデバッグ機能を有するデバッグプログラムが書込
まれているメモリの実行を行わなければならない。
従来は、この種のデバッグ用マイクロプロセッサとして
、本来、デバッグ対象システム上に接続すべきマイクロ
プロセッサ（以下、本来のマイクロプロセッサという）
を使用していた。また、実行をデバッグ対象プログラム
から別バンクにあるデバッグプログラムに切り替えるた
めに、本来のマイクロプロセッサのマスク不可能割り込
み（以下、ＮＭＩという）を使用していた。
、本来、デバッグ対象システム上に接続すべきマイクロ
プロセッサ（以下、本来のマイクロプロセッサという）
を使用していた。また、実行をデバッグ対象プログラム
から別バンクにあるデバッグプログラムに切り替えるた
めに、本来のマイクロプロセッサのマスク不可能割り込
み（以下、ＮＭＩという）を使用していた。
第４図は、本来のマイクロプロセッサのブロック図であ
る。図示した本来のマイクロプロセッサ１°において、
バス制御部２′は、外部に対しアドレスバス６を介して
アドレス信号を出力し、データバス７及び制御バス８を
介してデータ及び制御信号を人出力する。更に、バス制
御部２“は、命令コードバス９、データバス１０及び制
御バス１１を介して命令実行部３′と接続されている。
る。図示した本来のマイクロプロセッサ１°において、
バス制御部２′は、外部に対しアドレスバス６を介して
アドレス信号を出力し、データバス７及び制御バス８を
介してデータ及び制御信号を人出力する。更に、バス制
御部２“は、命令コードバス９、データバス１０及び制
御バス１１を介して命令実行部３′と接続されている。
割り込み制御部４°の入力には、ＮＭ１１２が外部から
接続されており、その割り込み制御部４”の出力は、制
御バス１４゛により命令実行部３”の人力に接続されて
いる。
接続されており、その割り込み制御部４”の出力は、制
御バス１４゛により命令実行部３”の人力に接続されて
いる。
以上のように構成される本来のマイクロプロセッサは次
のように動作する。
のように動作する。
バス制御部２゛は、アドレスバス６を介してアドレスを
出力し、データバス７を介してデータの人出力を行い、
更に、内部状態の出力や外部からのウェイト信号を入力
する信号線を含む制御バス８を介して制御信号の入出力
を行い、更に命令コードのフェッチ、データの人出力を
実行する。また、バス制御部２゛は、その内部に命令コ
ードバッファを持ち、命令実行部３°が実行している命
令よりも先の命令を命令実行部３′に非同期で先取りす
る機能を持つ。
出力し、データバス７を介してデータの人出力を行い、
更に、内部状態の出力や外部からのウェイト信号を入力
する信号線を含む制御バス８を介して制御信号の入出力
を行い、更に命令コードのフェッチ、データの人出力を
実行する。また、バス制御部２゛は、その内部に命令コ
ードバッファを持ち、命令実行部３°が実行している命
令よりも先の命令を命令実行部３′に非同期で先取りす
る機能を持つ。
命令実行部３′は、制御バス１１を使い、バス制御部２
°に命令コードを要求し、命令コードバス９より命令コ
ードを受け取り、その命令コードを実行する。また、命
令コードの実行により生じたデータはデータバス１０を
介して入出力し、その人出力の制御は制御バス１１介し
て実行される。
°に命令コードを要求し、命令コードバス９より命令コ
ードを受け取り、その命令コードを実行する。また、命
令コードの実行により生じたデータはデータバス１０を
介して入出力し、その人出力の制御は制御バス１１介し
て実行される。
ＮＭ１１２は割り込み制御部４′に入力され、割り込み
制御部４′は、ＮＭ１１２を受け付けると割り込みバス
１４′を介して命令実行部３′にＮＭ１１２がアクティ
ブになったことを通知する。
制御部４′は、ＮＭ１１２を受け付けると割り込みバス
１４′を介して命令実行部３′にＮＭ１１２がアクティ
ブになったことを通知する。
上述したように、デバッグ用マイクロプロセッサとして
本来のマイクロプロセッサを使用した場合、デバッグ対
象プログラムからデバッグプログラムへの切り替えには
、ＮＭＩを使用する。
本来のマイクロプロセッサを使用した場合、デバッグ対
象プログラムからデバッグプログラムへの切り替えには
、ＮＭＩを使用する。
この場合のマイクロプロセッサ開発支援装置のブロック
図を第５図に示す。
図を第５図に示す。
図示のマイクロプロセッサ開発支援装置２１において、
本来のマイクロプロセッサ１°の入力には、外部からの
ＮＭ１１２と制御部２２からのブレーク要求信号２９と
を受ける論理和回路２６の出力すなわちマイクロプロセ
ッサＮＭＩ３が接続されている。
本来のマイクロプロセッサ１°の入力には、外部からの
ＮＭ１１２と制御部２２からのブレーク要求信号２９と
を受ける論理和回路２６の出力すなわちマイクロプロセ
ッサＮＭＩ３が接続されている。
マイクロプロセッサ１°は、アクセスバス２８−１を介
して制御部２２に接続されている。アクセスバス２８−
１は、更にバッファ２７−１及び２７−２に接続されて
いる。
して制御部２２に接続されている。アクセスバス２８−
１は、更にバッファ２７−１及び２７−２に接続されて
いる。
バッファ２７−１には、アクセスバス２８−２を介して
、デバッグ対象システム上のデバッグ対象プログラムを
格納するデバッグ対象プログラム用メモリ３３が接続さ
れている。
、デバッグ対象システム上のデバッグ対象プログラムを
格納するデバッグ対象プログラム用メモリ３３が接続さ
れている。
一方、バッファ２７−２には、デバッグプログラム用メ
モリ２３、ＮＭＩ用退避メモリ２４及びＮＭＩ用退避タ
イミング制御部２５を互いに連結するアクセスバス２８
−３が接続されている。
モリ２３、ＮＭＩ用退避メモリ２４及びＮＭＩ用退避タ
イミング制御部２５を互いに連結するアクセスバス２８
−３が接続されている。
制御部２２から出力されるバッファ選択信号３０は、Ｎ
ＭＩ用退避タイミング制御部２５の人力及びバッファ２
７−２の入力に接続されている。更に、該バッファ選択
信号３０は、インバータを介してバッファ２７−１の入
力にも接続されている。
ＭＩ用退避タイミング制御部２５の人力及びバッファ２
７−２の入力に接続されている。更に、該バッファ選択
信号３０は、インバータを介してバッファ２７−１の入
力にも接続されている。
ＮＭＩ用退避タイミング制御部２５から出力されるメモ
リ選択信号３１は、デバッグプログラム用メモリ２３の
入力に結合され、更にインバータを介してＮＭＩ用退避
メモリ２４の人力にも結合されている。
リ選択信号３１は、デバッグプログラム用メモリ２３の
入力に結合され、更にインバータを介してＮＭＩ用退避
メモリ２４の人力にも結合されている。
ＮＭＩ用退避タイミング制御部２５は、バッファ選択信
号３０がロウレベルになってから起こる規定回数の書き
込み動作だけ、メモリ選択信号３１をハイレベルにする
機能を有する。デバッグプログラム用メモリ２３及びＮ
ＭＩ用退避メモリ２４は、メモリ選択信号３１がロウレ
ベルの時にアクティブになる。
号３０がロウレベルになってから起こる規定回数の書き
込み動作だけ、メモリ選択信号３１をハイレベルにする
機能を有する。デバッグプログラム用メモリ２３及びＮ
ＭＩ用退避メモリ２４は、メモリ選択信号３１がロウレ
ベルの時にアクティブになる。
そのＮＭＩ用退避メモリ２４は、内部に独自のアドレス
カウンタを持ち、メモリ選択信号３１がアクティブにな
った書き込み動作時に本来のマイクロプロセッサ１′か
ら出力されるアドレスをマスクして、内蔵のアドレスカ
ウンタより出力されるアドレスに従って書き込み動作を
行う。そして、そのアドレスカウンタは、その書き込み
動作ごとにカウントアツプされる。
カウンタを持ち、メモリ選択信号３１がアクティブにな
った書き込み動作時に本来のマイクロプロセッサ１′か
ら出力されるアドレスをマスクして、内蔵のアドレスカ
ウンタより出力されるアドレスに従って書き込み動作を
行う。そして、そのアドレスカウンタは、その書き込み
動作ごとにカウントアツプされる。
以上のように構成されるマイクロプロセッサ開発支援装
置は、次のように動作する。
置は、次のように動作する。
マス、バッファ選択信号３０がハイレベルの時、本来の
マイクロプロセッサ１°はデバッグ対象プログラム用メ
モリ３３のプログラムを実行している。
マイクロプロセッサ１°はデバッグ対象プログラム用メ
モリ３３のプログラムを実行している。
この時、対象システム側からＮＭ１１２が入力されると
、本来のマイクロプロセッサ１′は対象システム側のＮ
ＭＩ処理を実行する。
、本来のマイクロプロセッサ１′は対象システム側のＮ
ＭＩ処理を実行する。
すなわち、デバッグ対象プログラムの実行を停止させ、
デバッグプログラムの実行を開始させてデバッグを行う
ために、制御部２２はブレーク要求信号２９をアクティ
ブにする。ブレーク要求信号２９は論理和回路２６に入
力され、そのマイクロプロセッサＮＭＩ３２がアクティ
ブになる。
デバッグプログラムの実行を開始させてデバッグを行う
ために、制御部２２はブレーク要求信号２９をアクティ
ブにする。ブレーク要求信号２９は論理和回路２６に入
力され、そのマイクロプロセッサＮＭＩ３２がアクティ
ブになる。
本来のマイクロプロセッサｌ゛は、マイクロプロセッサ
ＮＭＩ３２がアクティブになると、現在実行中の命令が
終了後、ＮＭＩの処理に移る。しかしながら、マイクロ
プロセッサ内部の命令実行部とバス制御部が非同期で動
作しているため、命令実行の終了をマイクロプロセッサ
外部から識別することはできない。このため、本来のマ
イクロプロセッサ１°がＮＭＩの処理に移ることを、制
御部２２はアクセスバス２８−１内のアドレスをデコー
ドすることで検知する。通常、本来のマイクロプロセッ
サ１′は、ＮＭＩの処理に移るとき、ＮＭＩ処理のプロ
グラムへ分岐先アドレスが書き込まれている固定アドレ
スの内容を読み出す。
ＮＭＩ３２がアクティブになると、現在実行中の命令が
終了後、ＮＭＩの処理に移る。しかしながら、マイクロ
プロセッサ内部の命令実行部とバス制御部が非同期で動
作しているため、命令実行の終了をマイクロプロセッサ
外部から識別することはできない。このため、本来のマ
イクロプロセッサ１°がＮＭＩの処理に移ることを、制
御部２２はアクセスバス２８−１内のアドレスをデコー
ドすることで検知する。通常、本来のマイクロプロセッ
サ１′は、ＮＭＩの処理に移るとき、ＮＭＩ処理のプロ
グラムへ分岐先アドレスが書き込まれている固定アドレ
スの内容を読み出す。
制御部２２はブレーク要求をした後、上記ＮＭＩ用固定
アドレスの読み出しを検知すると、バッファ選択信号３
０をロウレベルにする。バッファ２７−１はアクティブ
になり、バッファ２７−２はインアクティブになる。
アドレスの読み出しを検知すると、バッファ選択信号３
０をロウレベルにする。バッファ２７−１はアクティブ
になり、バッファ２７−２はインアクティブになる。
本来のマイクロプロセッサ１”は、デバッグプログラム
用メモリ２３からＮＭＩ用分岐先アドレスを読み出した
後、プログラムカウンタ（以下、ＰＣという）及びプロ
グラムステータスワード（以下、ＰＳＷという）の退避
を行う。この時、ＰＣ，ＰＳＷの退避アドレスは、スタ
ックポインタ（以下、ＳＰという）の値である。従って
、この時点では退避アドレスがわからないため、この退
避作業エリアとして、ＮＭＩ退避メモリ２４を設ける。
用メモリ２３からＮＭＩ用分岐先アドレスを読み出した
後、プログラムカウンタ（以下、ＰＣという）及びプロ
グラムステータスワード（以下、ＰＳＷという）の退避
を行う。この時、ＰＣ，ＰＳＷの退避アドレスは、スタ
ックポインタ（以下、ＳＰという）の値である。従って
、この時点では退避アドレスがわからないため、この退
避作業エリアとして、ＮＭＩ退避メモリ２４を設ける。
ＮＭＩ用退避タイミング制御部２５はバッファ選択信号
３０がロウレベルになった後、ＰＣ，ＰＳＷの退避作業
のときだけメモリ選択信号３１をハイレベルにする。本
来のマイクロプロセッサ１′はその後、ブレークプログ
ラムの実行を開始する。
３０がロウレベルになった後、ＰＣ，ＰＳＷの退避作業
のときだけメモリ選択信号３１をハイレベルにする。本
来のマイクロプロセッサ１′はその後、ブレークプログ
ラムの実行を開始する。
このように、デバッグ用マイクロプロセッサに本来のマ
イクロプロセッサを使用するマイクロプロセッサ開発支
援装置においては、制御部２２がブレーク要求信号２９
をアクティブにしたとき、本来のマイクロプロセッサ１
°が、ＮＭＩの処理ではなくＮＭＩ用固定アドレスの内
容を読み出す命令を実行していることがある。この場合
、制御部２２は、この読み出しアドレスでバッファ選択
信号３０をロウレベルにするため、デバッグ対象プログ
ラムの正常な実行が行われなくなるという問題があった
。
イクロプロセッサを使用するマイクロプロセッサ開発支
援装置においては、制御部２２がブレーク要求信号２９
をアクティブにしたとき、本来のマイクロプロセッサ１
°が、ＮＭＩの処理ではなくＮＭＩ用固定アドレスの内
容を読み出す命令を実行していることがある。この場合
、制御部２２は、この読み出しアドレスでバッファ選択
信号３０をロウレベルにするため、デバッグ対象プログ
ラムの正常な実行が行われなくなるという問題があった
。
特に、命令がＮＭＩ用固定アドレスの内容を読み出した
後、その内容をメモリに書き込む動作を行なう場合、Ｎ
ＭＩ退避メモリ２４に予期しない値が書き込まれること
があった。また、ＮＭＩ退避メモリ２４にはＮＭＩ用固
定アドレスの内容を規定回数しか書き込まないため、余
ったＮＭＩ用退避アクセスによりデバッグプログラム用
メモリ２３の内容を破壊してしまい、以後のデバッグが
実行されなくなるという問題があった。
後、その内容をメモリに書き込む動作を行なう場合、Ｎ
ＭＩ退避メモリ２４に予期しない値が書き込まれること
があった。また、ＮＭＩ退避メモリ２４にはＮＭＩ用固
定アドレスの内容を規定回数しか書き込まないため、余
ったＮＭＩ用退避アクセスによりデバッグプログラム用
メモリ２３の内容を破壊してしまい、以後のデバッグが
実行されなくなるという問題があった。
また、マイクロプロセッサＮＭＩ３２はブレーク要求信
号２９とＮＭ１１２とにより発生されるため、ブレーク
要求信号２９とＮＭ１１２が同時にアクティブになった
場合、ブレーク要求信号２９を優先させることになる。
号２９とＮＭ１１２とにより発生されるため、ブレーク
要求信号２９とＮＭ１１２が同時にアクティブになった
場合、ブレーク要求信号２９を優先させることになる。
このため、発生したデバッグ対象システムからのＮＭ１
１２を無視することになるという問題があった。
１２を無視することになるという問題があった。
さらに、本来のマイクロプロセッサ１゛が１６ビツトデ
ータアクセス可能でＮＭＩ用退避アクセスを行うときは
、ＳＰが８ビット単位で偶数アドレスを示す場合と、奇
数アドレスを示す場合とでは書き込み回数が異なる。こ
のため、ＮＭＩ用退避タイミング制御部２５が複雑にな
るという問題があった。
ータアクセス可能でＮＭＩ用退避アクセスを行うときは
、ＳＰが８ビット単位で偶数アドレスを示す場合と、奇
数アドレスを示す場合とでは書き込み回数が異なる。こ
のため、ＮＭＩ用退避タイミング制御部２５が複雑にな
るという問題があった。
発明が解決しようとする問題点
以上のように、デバッグ用マイクロプロセッサとして本
来のマイクロプロセッサを使用する従来のマイクロプロ
セッサ開発支援装置においては、デバッグ対象プログラ
ムの正常な実行が確保できないという問題があった。
来のマイクロプロセッサを使用する従来のマイクロプロ
セッサ開発支援装置においては、デバッグ対象プログラ
ムの正常な実行が確保できないという問題があった。
また、デバッグ対象システムからの割り込みと、ブレー
ク要求の割り込みが同時に起きた場合、どちらか一方を
無視しなければならないという問題があった。
ク要求の割り込みが同時に起きた場合、どちらか一方を
無視しなければならないという問題があった。
更に、ＮＭＩ用退避タイミング制御部が複雑になるとい
う問題があった。
う問題があった。
そこで、本発明は、上述の問題点を解消したマイクロプ
ロセッサ開発支援装置を提供せんとするものである。
ロセッサ開発支援装置を提供せんとするものである。
更に、本発明は、上述の問題点を解消するために、マイ
クロプロセッサ開発支援装置においてエミユレーション
用マイクロプロセッサとして本来のマイクロプロセッサ
の代わりに使用するデバッグ用マイクロプロセッサを提
供せんとするものである。
クロプロセッサ開発支援装置においてエミユレーション
用マイクロプロセッサとして本来のマイクロプロセッサ
の代わりに使用するデバッグ用マイクロプロセッサを提
供せんとするものである。
問題点を解決するための手段
すなわち、本発明によるならば、外部とデータの送受を
行うバス制御部と、該バス制御部から命令コードを受け
取りこれを実行する命令実行部と、該命令実行部に割り
込み要求を通知する割り込み制御部とを具備するデバッ
グ用マイクロプロセッサにおいて、前記割り込み制御部
より優先順位が高（分岐先番地が固定であるデバッグ割
り込み応答制御部を備え、該デバッグ割り込み応答制御
部は、内部情報の退避動作期間にアクティブになるデバ
ッグ割り込み応答信号を外部に出力することを特徴とす
るデバッグ用マイクロプロセッサが提供される。
行うバス制御部と、該バス制御部から命令コードを受け
取りこれを実行する命令実行部と、該命令実行部に割り
込み要求を通知する割り込み制御部とを具備するデバッ
グ用マイクロプロセッサにおいて、前記割り込み制御部
より優先順位が高（分岐先番地が固定であるデバッグ割
り込み応答制御部を備え、該デバッグ割り込み応答制御
部は、内部情報の退避動作期間にアクティブになるデバ
ッグ割り込み応答信号を外部に出力することを特徴とす
るデバッグ用マイクロプロセッサが提供される。
作用
以上のように構成されるデバッグ用マイクロプロセッサ
において、割り込み制御部は、ＮＭＩ及びデバッグ用割
り込みを受け付け、命令実行部に割り込み制御バスを通
して受け付けた割り込みを通知する。命令実行部は、デ
バッグ割り込みを受け付けると、デバッグ割り込み応答
制御部にデバッグ割り込み応答制御バスを通してこれを
通知する。
において、割り込み制御部は、ＮＭＩ及びデバッグ用割
り込みを受け付け、命令実行部に割り込み制御バスを通
して受け付けた割り込みを通知する。命令実行部は、デ
バッグ割り込みを受け付けると、デバッグ割り込み応答
制御部にデバッグ割り込み応答制御バスを通してこれを
通知する。
バス制御部は、デバッグ割り込み応答であるＰＣ及びＰ
ＳＷの退避動作のバスサイクルをデバッグ割り込み応答
同期バスを通してデバッグ割り込み応答制御部に通知す
る。このため、デバッグ割り込み応答制御部は、デバッ
グ割り込み応答であるＰＣ及びＰＳＷの退避動作のバス
サイクルの間、バスサイクルに同期したデバッグ割り込
み応答信号を出力する。
ＳＷの退避動作のバスサイクルをデバッグ割り込み応答
同期バスを通してデバッグ割り込み応答制御部に通知す
る。このため、デバッグ割り込み応答制御部は、デバッ
グ割り込み応答であるＰＣ及びＰＳＷの退避動作のバス
サイクルの間、バスサイクルに同期したデバッグ割り込
み応答信号を出力する。
ＮＭＩとデバッグ用割り込みが同時にアクティブになっ
た場合、割り込み制御部は、まずＮＭＩがアクティブに
なったことを命令実行部に通知し、次にデバッグ用割り
込みがアクティブになったことを命令実行部に通知する
。このため、命令実行部は、ＮＭＩのための処理として
ＮＭＩ用の分岐先アドレスが格納されているメモリの内
容を読み込み、ＰＣ及びＰＳＷの退避を行なった後、デ
バッグ用割り込みの処理に移る。
た場合、割り込み制御部は、まずＮＭＩがアクティブに
なったことを命令実行部に通知し、次にデバッグ用割り
込みがアクティブになったことを命令実行部に通知する
。このため、命令実行部は、ＮＭＩのための処理として
ＮＭＩ用の分岐先アドレスが格納されているメモリの内
容を読み込み、ＰＣ及びＰＳＷの退避を行なった後、デ
バッグ用割り込みの処理に移る。
すなわち、この時点ではＰＣにＮＭＩ用の分岐先アドレ
スが格納されているので、デバッグ用割り込みに対する
ＰＣ及びＰＳＷの退避では、ＰＣとしてＮ Ｍ Ｉ用の
分岐先アドレスが退避される。
スが格納されているので、デバッグ用割り込みに対する
ＰＣ及びＰＳＷの退避では、ＰＣとしてＮ Ｍ Ｉ用の
分岐先アドレスが退避される。
このようにして、デバッグ用割り込みから戻った後、Ｎ
ＭＩ用の処理に移ることになる。このため、ＮＭＩとデ
バッグ用割り込みから戻った後、ＮＭＩ用の処理に移る
ことになる。このため、ＮＭＩとデバッグ用割り込みが
同時にアクティブになっても、ＮＭＩが無視されること
はない。
ＭＩ用の処理に移ることになる。このため、ＮＭＩとデ
バッグ用割り込みから戻った後、ＮＭＩ用の処理に移る
ことになる。このため、ＮＭＩとデバッグ用割り込みが
同時にアクティブになっても、ＮＭＩが無視されること
はない。
実施例
以下添付図面を参照して、本発明によるデバッグ用マイ
クロプロセッサ１の実施例を説明する。
クロプロセッサ１の実施例を説明する。
第１図は、本発明によるデバッグ用マイクロプロセッサ
の１実施例のブロック図である。基本的な構成及び動作
は第２図の本来のマイクロプロセッサと同様である。
の１実施例のブロック図である。基本的な構成及び動作
は第２図の本来のマイクロプロセッサと同様である。
第１図に示すデバッグ用マイクロプロセッサ１において
は、バス制御部２は、外部に対しアドレスバス６を介し
てアドレスを出力し、データバス７及び制御バス８を介
してデータ及び制御信号をそれぞれ人出力する。更に、
バス制御部２は、命令コードバス９、データバス１０及
び制御バス１１により命令実行部３と接続されている。
は、バス制御部２は、外部に対しアドレスバス６を介し
てアドレスを出力し、データバス７及び制御バス８を介
してデータ及び制御信号をそれぞれ人出力する。更に、
バス制御部２は、命令コードバス９、データバス１０及
び制御バス１１により命令実行部３と接続されている。
ＮＭ１１２及びデバッグ用割り込み１３は、割り込み制
御部４に接続されている。割り込み制御部４は、ＮＭ１
１２及びデバッグ用割り込み１３を受け付け、命令実行
部３に割り込み制御バス１４を通して受け付けた割り込
みを通知する。命令実行部３は、デバッグ割り込みを受
け付けると、デバッグ割り込み応答制御部５にデバッグ
割り込み応答制御バス１５を通してこれを通知する。
御部４に接続されている。割り込み制御部４は、ＮＭ１
１２及びデバッグ用割り込み１３を受け付け、命令実行
部３に割り込み制御バス１４を通して受け付けた割り込
みを通知する。命令実行部３は、デバッグ割り込みを受
け付けると、デバッグ割り込み応答制御部５にデバッグ
割り込み応答制御バス１５を通してこれを通知する。
バス制御部２は、デバッグ割り込み応答であるＰＣ及び
ＰＳＷの退避動作のバスサイクルをデバッグ割り込み応
答同期バス１６を通してデバッグ割り込み応答制御部５
に通知する。このため、デバッグ割り込み応答制御部５
は、デバッグ割り込み応答であるＰＣ及びＰＳＷの退避
動作のバスサイクルの間、バスサイクルに同期したデバ
ッグ割り込み応答信号１７を出力する。なお、命令実行
部３は、デバッグ割り込みに対する固定された分岐先ア
ドレスを保持しているため、分岐先アドレスを外部から
読み込む動作を必要としない。
ＰＳＷの退避動作のバスサイクルをデバッグ割り込み応
答同期バス１６を通してデバッグ割り込み応答制御部５
に通知する。このため、デバッグ割り込み応答制御部５
は、デバッグ割り込み応答であるＰＣ及びＰＳＷの退避
動作のバスサイクルの間、バスサイクルに同期したデバ
ッグ割り込み応答信号１７を出力する。なお、命令実行
部３は、デバッグ割り込みに対する固定された分岐先ア
ドレスを保持しているため、分岐先アドレスを外部から
読み込む動作を必要としない。
以上のように構成されるデバッグ用マイクロプロセッサ
は、次のように動作する。
は、次のように動作する。
まず、デバッグ用割り込み１３がアクティブになったこ
とを受け付で、割り込み制御部４はデバッグ用割り込み
の要求があったことを、割り込み制御バス１４を通して
命令実行部３に通知する。命令実行部３はデバッグ用割
り込み要求があったことを検知すると、その時実行して
いた命令の実行終了後、ＰＣ及びＰＳＷの退避動作に移
る。命令実行部３はデバッグ割り込み応答制御部５に対
し、デバッグ割り込み応答制御バス１５を通して、ＰＣ
及び ＰＳＷを退避する動作を行なうことを通知する。
とを受け付で、割り込み制御部４はデバッグ用割り込み
の要求があったことを、割り込み制御バス１４を通して
命令実行部３に通知する。命令実行部３はデバッグ用割
り込み要求があったことを検知すると、その時実行して
いた命令の実行終了後、ＰＣ及びＰＳＷの退避動作に移
る。命令実行部３はデバッグ割り込み応答制御部５に対
し、デバッグ割り込み応答制御バス１５を通して、ＰＣ
及び ＰＳＷを退避する動作を行なうことを通知する。
次に、命令実行部３は、ＰＣ及びＰＳＷをその時のＳＰ
を使用してメモリに書き込むよう、データバス１０及び
制御バス１１を通してバス制御部２に対し指令する。バ
ス制御部２は、その時打なっているバスサイクルが終了
後、アドレスバス６、データバス７及び制御バス８を用
いて、ＰＣ及びＰＳＷの退避動作を行なう。
を使用してメモリに書き込むよう、データバス１０及び
制御バス１１を通してバス制御部２に対し指令する。バ
ス制御部２は、その時打なっているバスサイクルが終了
後、アドレスバス６、データバス７及び制御バス８を用
いて、ＰＣ及びＰＳＷの退避動作を行なう。
バス制御部２は、このＰＣ及びＰＳＷの退避動作のバス
サイクルが行われていることを示す信号を、デバッグ割
り込み応答同期バス１６を通して、デバッグ割りこみ応
答制御部５に通知する。このため、デバッグ割り込み応
答制御部５は、バス制御部２がデバッグ割り込みに対す
るＰＣ及びＰＳＷの退避を行なうためのバスサイクル期
間だけ、デバッグ割り込み応答信号１７をアクティブに
する。
サイクルが行われていることを示す信号を、デバッグ割
り込み応答同期バス１６を通して、デバッグ割りこみ応
答制御部５に通知する。このため、デバッグ割り込み応
答制御部５は、バス制御部２がデバッグ割り込みに対す
るＰＣ及びＰＳＷの退避を行なうためのバスサイクル期
間だけ、デバッグ割り込み応答信号１７をアクティブに
する。
命令実行部３は、デバッグ割り込みのためのＰＣ及びＰ
ＳＷの退避をバス制御部２に指定した後、最初の命令を
バス制御部２から読み込む前に、デバッグ割り込み応答
制御バス１５を通して、デバッグ割り込み応答制御部５
にデバッグ割り込みに対する応答が終了したことを通知
する。
ＳＷの退避をバス制御部２に指定した後、最初の命令を
バス制御部２から読み込む前に、デバッグ割り込み応答
制御バス１５を通して、デバッグ割り込み応答制御部５
にデバッグ割り込みに対する応答が終了したことを通知
する。
さらに、ＮＭ１１２とデバッグ用割り込み１３が同時に
アクティブになった場合、割り込み制御部４は、まずＮ
Ｍ１１２がアクティブになったことを命令実行部３に通
知し、次にデバッグ用割り込み１３がアクティブになっ
たことを命令実行部３に通知する。このため、命令実行
部３は、ＮＭＩのための処理としてＮＭＩ用の分岐先ア
ドレスが格納されているメモリの内容を読み込み、ＰＣ
及びＰＳＷの退避を行なった後、デバッグ用割り込みの
処理に移る。
アクティブになった場合、割り込み制御部４は、まずＮ
Ｍ１１２がアクティブになったことを命令実行部３に通
知し、次にデバッグ用割り込み１３がアクティブになっ
たことを命令実行部３に通知する。このため、命令実行
部３は、ＮＭＩのための処理としてＮＭＩ用の分岐先ア
ドレスが格納されているメモリの内容を読み込み、ＰＣ
及びＰＳＷの退避を行なった後、デバッグ用割り込みの
処理に移る。
すなわち、この時点ではＰＣにＮＭＩ用の分岐先アドレ
スが格納されているので、デバッグ用割り込みに対する
ＰＣ及びＰＳＷの退避では、ＰＣとしてＮＭＩ用の分岐
先アドレスが退避される。
スが格納されているので、デバッグ用割り込みに対する
ＰＣ及びＰＳＷの退避では、ＰＣとしてＮＭＩ用の分岐
先アドレスが退避される。
このようにして、デバッグ用割り込みから戻った後、Ｎ
ＭＩ用の処理に移ることになる。このため、ＮＭ１１２
とデバッグ用割り込み１３が同時にアクティブになって
も、ＮＭ１１２が無視されることはない。
ＭＩ用の処理に移ることになる。このため、ＮＭ１１２
とデバッグ用割り込み１３が同時にアクティブになって
も、ＮＭ１１２が無視されることはない。
本発明によるデバッグ用マイクロプロセッサを使用した
マイクロプロセッサ開発支援装置を第２図に示す。基本
的な構成及び動作は第５図に示す装置と同様である。
マイクロプロセッサ開発支援装置を第２図に示す。基本
的な構成及び動作は第５図に示す装置と同様である。
図示のマイクロプロセッサ開発支援装置２１において、
デバッグ用プロセッサ１の入力には、外部からのＮＭ１
１２と制御部２２からのブレーク要求信号２９が接続さ
れている。マイクロプロセッサ１は、アクセスバス２８
−１を介して制御部２２に接続されている。アクセスバ
ス２８−１は、更にバッファ２７−１及び２７−２に接
続されている。
デバッグ用プロセッサ１の入力には、外部からのＮＭ１
１２と制御部２２からのブレーク要求信号２９が接続さ
れている。マイクロプロセッサ１は、アクセスバス２８
−１を介して制御部２２に接続されている。アクセスバ
ス２８−１は、更にバッファ２７−１及び２７−２に接
続されている。
バッファ２７−１には、アクセスバス２８−２を介して
、デバッグ対象システム上のデバッグ対象プログラムを
格納するデバッグ対象プログラム用メモリ３３が接続さ
れている。
、デバッグ対象システム上のデバッグ対象プログラムを
格納するデバッグ対象プログラム用メモリ３３が接続さ
れている。
一方、バッファ２７−２には、デバッグプログラム用メ
モリ２３及びＮＭＩ用退避メモリ２４を互いに連結する
アクセスバス２８−３が接続されている。
モリ２３及びＮＭＩ用退避メモリ２４を互いに連結する
アクセスバス２８−３が接続されている。
制御部２２から出力されるバッファ選択信号３０は、バ
ッファ２７−２の人力に接続されている。更に、該バッ
ファ選択信号３０は、インバータを介してバッファ２７
−１の入力にも接続されている。
ッファ２７−２の人力に接続されている。更に、該バッ
ファ選択信号３０は、インバータを介してバッファ２７
−１の入力にも接続されている。
デバッグ用マイクロプロセッサ１から出力されるデバッ
グ割り込み応答信号１７は、制御部２２の人力及びデバ
ッグプログラム用メモリ２３の人力に接続され、更にイ
ンバータを介してＮＭＩ用退避メモリ２４の入力にも接
続されている。
グ割り込み応答信号１７は、制御部２２の人力及びデバ
ッグプログラム用メモリ２３の人力に接続され、更にイ
ンバータを介してＮＭＩ用退避メモリ２４の入力にも接
続されている。
すなわち、図示するマイクロプロセッサ開発支援装置が
第５図に示す装置と構成上相違する主な点は、ＮＭＩ用
退避タイミング制御部が不要となって取り除かれている
点と、論理和回路２６が取り除かれてＮＭ１１２とブレ
ーク要求信号２９が独立にマイクロプロセッサ１に接続
されている点である。
第５図に示す装置と構成上相違する主な点は、ＮＭＩ用
退避タイミング制御部が不要となって取り除かれている
点と、論理和回路２６が取り除かれてＮＭ１１２とブレ
ーク要求信号２９が独立にマイクロプロセッサ１に接続
されている点である。
以上のように構成されるマイクロプロセッサ支援装置は
、次のように動作する。
、次のように動作する。
デバッグ用マイクロプロセッサ１が、デバッグ対象プロ
グラム用メモリ３３に格納されているデバッグ対象プロ
グラムを実行している場合に、制御部２２が、ブレーク
要求信号２９（デバッグ用マイクロプロセッサ１のデバ
ッグ用割り込み１３と接続される）をアクティブにする
と、デバッグ用マイクロプロセッサ１は、ブレーク要求
信号２９を受け付け、ＰＣ及びＰＳＷを退避するバスサ
イクルに同期して、デバッグ割り込み応答信号１７をア
クティブ（第２図ではハイレベル）にする。
グラム用メモリ３３に格納されているデバッグ対象プロ
グラムを実行している場合に、制御部２２が、ブレーク
要求信号２９（デバッグ用マイクロプロセッサ１のデバ
ッグ用割り込み１３と接続される）をアクティブにする
と、デバッグ用マイクロプロセッサ１は、ブレーク要求
信号２９を受け付け、ＰＣ及びＰＳＷを退避するバスサ
イクルに同期して、デバッグ割り込み応答信号１７をア
クティブ（第２図ではハイレベル）にする。
制御部２２では、デバッグ用マイクロプロセッサ１がブ
レーク要求信号２９を受け付けた後のＰＣ及びＰＳＷを
退避するタイミングを、デバッグ割り込み応答信号１７
により検知できる。このため、制御部２２がブレーク要
求信号２９をアクティブにしたときに、デバッグ用マイ
クロプロセッサ１がどのような命令を実行していても、
制御部２２は、デバッグ用マイクロプロセッサ１がブレ
ーク要求信号２９に対するＰＣ及びＰＳＷの退避タイミ
ングをまちがえる可能性はなくなる。
レーク要求信号２９を受け付けた後のＰＣ及びＰＳＷを
退避するタイミングを、デバッグ割り込み応答信号１７
により検知できる。このため、制御部２２がブレーク要
求信号２９をアクティブにしたときに、デバッグ用マイ
クロプロセッサ１がどのような命令を実行していても、
制御部２２は、デバッグ用マイクロプロセッサ１がブレ
ーク要求信号２９に対するＰＣ及びＰＳＷの退避タイミ
ングをまちがえる可能性はなくなる。
次に、制御部２２は、デバッグ割り込み応答信号１７が
ハイレベルになると、バッファ選択信号３０をロウレベ
ルにする。デバッグ割り込み応答信号１７は、デバッグ
プログラム用メモリ２３及びＮＭＩ用退避メモリ２４の
選択信号として使われる。デバッグ割り込み応答信号１
７はブレーク要求信号２９に対するＰＣ及びＰＳＷの退
避期間だけハイレベルになるので、ＰＣ及びＰＳＷはＮ
ＭＩ用退避メモリ２４に書き込まれるため、ＮＭＩ用退
避タイミング制御部は必要がなくなる。
ハイレベルになると、バッファ選択信号３０をロウレベ
ルにする。デバッグ割り込み応答信号１７は、デバッグ
プログラム用メモリ２３及びＮＭＩ用退避メモリ２４の
選択信号として使われる。デバッグ割り込み応答信号１
７はブレーク要求信号２９に対するＰＣ及びＰＳＷの退
避期間だけハイレベルになるので、ＰＣ及びＰＳＷはＮ
ＭＩ用退避メモリ２４に書き込まれるため、ＮＭＩ用退
避タイミング制御部は必要がなくなる。
また、ブレーク要求信号２９とＮＭ１１２が独立してい
るため、ブレーク要求信号２９とＮＭ１１２が同時にア
クティブになっても、ＮＭ１１２が無視されることはな
い。
るため、ブレーク要求信号２９とＮＭ１１２が同時にア
クティブになっても、ＮＭ１１２が無視されることはな
い。
発明の詳細
な説明したように、マイクロプロセッサ開発支援装置に
本発明によるデバッグ用マイクロプロセッサを使用する
ことにより、ブレーク要求に対するデバッグ用マイクロ
プロセッサの応答サイクルを明確に検知できる。このた
め、応答サイクルを誤検出して、マイクロプロセッサ開
発支援装置の動作が異常になる現象は起こらなくなる。
本発明によるデバッグ用マイクロプロセッサを使用する
ことにより、ブレーク要求に対するデバッグ用マイクロ
プロセッサの応答サイクルを明確に検知できる。このた
め、応答サイクルを誤検出して、マイクロプロセッサ開
発支援装置の動作が異常になる現象は起こらなくなる。
また、デバッグ対象システムからの割り込みと、ブレー
ク要求の割り込みを分離したので、前記２つの割り込み
が同時に起きても、どちらの割り込みも無視されること
はなくなる。
ク要求の割り込みを分離したので、前記２つの割り込み
が同時に起きても、どちらの割り込みも無視されること
はなくなる。
さらに、デバッグ割り込みの応答信号がＰＣとＰＳＷの
退避期間のみアクティブになるため、ＰＣとＰＳＷの退
避タイミングの制御部が不必要になる効果もある。
退避期間のみアクティブになるため、ＰＣとＰＳＷの退
避タイミングの制御部が不必要になる効果もある。
従って、本発明によるデバッグ用マイクロプロセッサは
広い範囲にわたって活用することができる。
広い範囲にわたって活用することができる。
第１図は、本発明によるデバッグ用マイクロプロセッサ
のブロック図であり、 第２図は、本発明によるデバッグ用マイクロプロセッサ
を使用したマイクロプロセッサ開発支援装置のブロック
図であり、 第３図は、マイクロプロセッサ開発支援装置とデバッグ
対象システムの接続を説明する概要図であり、 第４図は、従来のマイクロプロセッサのブロック図であ
り、 第５図は、従来のマイクロプロセッサを使用したマイク
ロプロセッサ開発支援装置のブロック図である。 〔主な参照番号〕 １・・デバッグ用マイクロプロセッサ、１′ ・・本来
のマイクロプロセッサ、２．２′ ・・バス制御部、 ３．３° ・・命令実行部、 ４．４′ ・・割り込み制御部、 ５・・デバッグ割り込み応答制御部、 ６・・アドレスバス、７・・データバス、８・・制御ハ
ス、９・・命令コードバス、１０・・データバス、１１
・・制御バス、１２・・ＮＭＩ、１３・・デバッグ用割
り込み、１４．１４′ ・・割り込み制御バス、１５
・・デバッグ割り込み応答制御バス、１６・・デバッグ
割り込み応答同期バス、１７・・デバッグ割り込み応答
信号、 １８・・デバッグ対象システム、 １９・・コネクタ、２０・・ケーブル、２１・・マイク
ロプロセッサ開発支援装置、２２・・制御部、２３・・
デバッグプログラム用メモリー２４・・ＮＭＩ用退睡メ
モリ、 ２５・・ＮＭＩ用退避タイミング制御部、２６・・論理
和回路、 ２γ−１，２７−２・ ・バッファ、 ２８−１．２８−２．２８−３・・アクセスバス、２９
・・ブレーク要求信号、 ３０・・バッファ選択信号、 ３１・・メモリ選択信号、 ３２・・マイクロプロセッサＮＭＩ、 ３３・・デバッグ対象プログラム用メモリ。 第１図 １・・・・−デバ・・ｌプ用マイクロプロ亡ｔゾ＋ｊ２
．、、、、バス制雅柱叩３９０． イオン１少−−≧１
〒１邪 ４ 、・・ 讐２」すｂイＲ１／住「
ｌキロ５ ・・・・・デンで・・／ブ゛寄」リヱさｔ千
ｉトリ？当（抑１卆肩１「１第２図
のブロック図であり、 第２図は、本発明によるデバッグ用マイクロプロセッサ
を使用したマイクロプロセッサ開発支援装置のブロック
図であり、 第３図は、マイクロプロセッサ開発支援装置とデバッグ
対象システムの接続を説明する概要図であり、 第４図は、従来のマイクロプロセッサのブロック図であ
り、 第５図は、従来のマイクロプロセッサを使用したマイク
ロプロセッサ開発支援装置のブロック図である。 〔主な参照番号〕 １・・デバッグ用マイクロプロセッサ、１′ ・・本来
のマイクロプロセッサ、２．２′ ・・バス制御部、 ３．３° ・・命令実行部、 ４．４′ ・・割り込み制御部、 ５・・デバッグ割り込み応答制御部、 ６・・アドレスバス、７・・データバス、８・・制御ハ
ス、９・・命令コードバス、１０・・データバス、１１
・・制御バス、１２・・ＮＭＩ、１３・・デバッグ用割
り込み、１４．１４′ ・・割り込み制御バス、１５
・・デバッグ割り込み応答制御バス、１６・・デバッグ
割り込み応答同期バス、１７・・デバッグ割り込み応答
信号、 １８・・デバッグ対象システム、 １９・・コネクタ、２０・・ケーブル、２１・・マイク
ロプロセッサ開発支援装置、２２・・制御部、２３・・
デバッグプログラム用メモリー２４・・ＮＭＩ用退睡メ
モリ、 ２５・・ＮＭＩ用退避タイミング制御部、２６・・論理
和回路、 ２γ−１，２７−２・ ・バッファ、 ２８−１．２８−２．２８−３・・アクセスバス、２９
・・ブレーク要求信号、 ３０・・バッファ選択信号、 ３１・・メモリ選択信号、 ３２・・マイクロプロセッサＮＭＩ、 ３３・・デバッグ対象プログラム用メモリ。 第１図 １・・・・−デバ・・ｌプ用マイクロプロ亡ｔゾ＋ｊ２
．、、、、バス制雅柱叩３９０． イオン１少−−≧１
〒１邪 ４ 、・・ 讐２」すｂイＲ１／住「
ｌキロ５ ・・・・・デンで・・／ブ゛寄」リヱさｔ千
ｉトリ？当（抑１卆肩１「１第２図
Claims (1)
- 外部とデータの送受を行うバス制御部と、該バス制御部
から命令コードを受け取りこれを実行する命令実行部と
、該命令実行部に割り込み要求を通知する割り込み制御
部とを具備するデバッグ用マイクロプロセッサにおいて
、前記割り込み制御部より優先順位が高く分岐先番地が
固定であるデバッグ割り込み応答制御部を備え、該デバ
ッグ割り込み応答制御部は、内部情報の退避動作期間に
アクティブになるデバッグ割り込み応答信号を外部に出
力することを特徴とするデバッグ用マイクロプロセッサ
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258915A JPH06103472B2 (ja) | 1986-10-29 | 1986-10-29 | デバツグ用マイクロプロセツサ |
| US07/114,285 US4881228A (en) | 1986-10-29 | 1987-10-29 | Debugging microprocessor |
| DE8787115911T DE3784996T2 (de) | 1986-10-29 | 1987-10-29 | Fehlersuchmikroprozessor. |
| EP87115911A EP0265949B1 (en) | 1986-10-29 | 1987-10-29 | Debugging microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258915A JPH06103472B2 (ja) | 1986-10-29 | 1986-10-29 | デバツグ用マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111545A true JPS63111545A (ja) | 1988-05-16 |
| JPH06103472B2 JPH06103472B2 (ja) | 1994-12-14 |
Family
ID=17326800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258915A Expired - Lifetime JPH06103472B2 (ja) | 1986-10-29 | 1986-10-29 | デバツグ用マイクロプロセツサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4881228A (ja) |
| EP (1) | EP0265949B1 (ja) |
| JP (1) | JPH06103472B2 (ja) |
| DE (1) | DE3784996T2 (ja) |
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