JPS59202548A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS59202548A JPS59202548A JP58076302A JP7630283A JPS59202548A JP S59202548 A JPS59202548 A JP S59202548A JP 58076302 A JP58076302 A JP 58076302A JP 7630283 A JP7630283 A JP 7630283A JP S59202548 A JPS59202548 A JP S59202548A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- program
- debugging
- break
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、プロセッサを備えた機器すなわち実機に接続
され、この実機のプログラムデバッグを行なうデバッグ
装置に関し、特に高１１７Ｆｉ ＨＦｉで作成された制
御プログラムをデバッグする際に、高級言語レベルのス
テップ実行を可能としたデバッグ装置に関する。
され、この実機のプログラムデバッグを行なうデバッグ
装置に関し、特に高１１７Ｆｉ ＨＦｉで作成された制
御プログラムをデバッグする際に、高級言語レベルのス
テップ実行を可能としたデバッグ装置に関する。
（発明の背羨）
従来、高級言語レベルでのステップ実行を行なう方法と
して、コンパイル時に各ステ、ツブの開始点を検出して
、各ステップの直前に特殊デバッグ用のマシン命令を挿
入し、この命令による割込を利用してステップ実行を行
なう方法が知られている。しかし、デバッグ中において
はステップ実行のみでなく、ランの実行もあるため、こ
のような方法によると、実時間での被デバツグプログラ
ムの走行ができないという不都合があった。
して、コンパイル時に各ステ、ツブの開始点を検出して
、各ステップの直前に特殊デバッグ用のマシン命令を挿
入し、この命令による割込を利用してステップ実行を行
なう方法が知られている。しかし、デバッグ中において
はステップ実行のみでなく、ランの実行もあるため、こ
のような方法によると、実時間での被デバツグプログラ
ムの走行ができないという不都合があった。
（発明の目的）
本発明は、上述の従来形における問題点に鑑み、デバッ
グ装置において、実際に使用するプログラムの走行機能
に影響を与えることなくステップ実行を可能とづること
を目的とする。
グ装置において、実際に使用するプログラムの走行機能
に影響を与えることなくステップ実行を可能とづること
を目的とする。
（発明の構成および効果）
本発明は、ブレーク機能を有するデバッグ装置ＯＰ等の
命令を検出してブレーク動作を行なうことにより高級言
語レベルでのステップ実行すなわち高級シンボリックス
テップ実行を可能にするという構想に基づくもので、こ
のような構想を用いることにより、高級言語レベルでの
ステップ実行機能を有Ｊる高級言語デバッガにおいて、
実機のラン動作を実時間モードで実行させることが可能
となる。
命令を検出してブレーク動作を行なうことにより高級言
語レベルでのステップ実行すなわち高級シンボリックス
テップ実行を可能にするという構想に基づくもので、こ
のような構想を用いることにより、高級言語レベルでの
ステップ実行機能を有Ｊる高級言語デバッガにおいて、
実機のラン動作を実時間モードで実行させることが可能
となる。
（実施例の説明）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるデバッグ装置の概
略を示す。同図のデバッグ装置１はプロセッサ（ＣＰＵ
２）２、メモリ４、数字表示器またはＣＴＲ等で構成さ
れる表示器５、キーボード６、デコーダ７、コントロー
ル回路８，９、ノリツブフロップ１０、ブレークコント
ロール回路１１、エミュレーションインターフェース回
路１２、アンドゲート１３等を具備する。デバッグの対
象となるプログラムを実行する実機２０は、プロセッサ
（ＣＰＵＩ）２１ｃｆ５よび該プロセッサ２１の制御プ
ログラムが格納されたプログラムメモリ２２を具備する
。プロセッサ２１とメモリ２２とはコントロールバス２
３、アドレスバス２４、ａ３よびデータバス２５を含む
システムバスに、よって接続されている。実機２０の該
システムバスはデバッグ装置１のシステムバス１４とエ
ミュレーションインターフェース回路１２を介して接続
されている。また、実Ｉ！！２０のコントロールバス２
３およびデータバス２５はそれぞれデバッグ装置１のコ
ントロール回路８およびデコーダ７に接続されている。
略を示す。同図のデバッグ装置１はプロセッサ（ＣＰＵ
２）２、メモリ４、数字表示器またはＣＴＲ等で構成さ
れる表示器５、キーボード６、デコーダ７、コントロー
ル回路８，９、ノリツブフロップ１０、ブレークコント
ロール回路１１、エミュレーションインターフェース回
路１２、アンドゲート１３等を具備する。デバッグの対
象となるプログラムを実行する実機２０は、プロセッサ
（ＣＰＵＩ）２１ｃｆ５よび該プロセッサ２１の制御プ
ログラムが格納されたプログラムメモリ２２を具備する
。プロセッサ２１とメモリ２２とはコントロールバス２
３、アドレスバス２４、ａ３よびデータバス２５を含む
システムバスに、よって接続されている。実機２０の該
システムバスはデバッグ装置１のシステムバス１４とエ
ミュレーションインターフェース回路１２を介して接続
されている。また、実Ｉ！！２０のコントロールバス２
３およびデータバス２５はそれぞれデバッグ装置１のコ
ントロール回路８およびデコーダ７に接続されている。
デコーダ７はデータバス２５に送出されるデータから特
定のコード例えばＮＯＰコードを検出する。
定のコード例えばＮＯＰコードを検出する。
コントロール回路８はオペレーションコードのフェッチ
と同期したフェッチサイクルタイミング信号Ｆ１を発生
ずる。
と同期したフェッチサイクルタイミング信号Ｆ１を発生
ずる。
次に第１図のデバッグ装置の動作を第２図のフローチャ
ートを参照して説明する。
ートを参照して説明する。
第１図の回路において、実機２０に制御プログラムをロ
ードする際、図示しないコンパイラから出力される機械
コードには各高級言語ステップの直前にＮＯＰ命令が追
加されて出力される。これにＪ：す、制御プログラムに
は予め各高級言語ステップごどに直前にＮＯＰ命令が挿
入される。
ードする際、図示しないコンパイラから出力される機械
コードには各高級言語ステップの直前にＮＯＰ命令が追
加されて出力される。これにＪ：す、制御プログラムに
は予め各高級言語ステップごどに直前にＮＯＰ命令が挿
入される。
デバッグ時にデバッグオペレータがキーボード６からの
キー人力により被デバツグプログラムに対するステップ
実行を指示すると、デバッグ装置１は以下のように実機
２０の高級言語シンポリンクステップ実行を行なう。す
なわち、プロセッサ２はコントロール回路９を介してフ
リップフロップ１０をセットしてデバッグ装置１をステ
ップ実行モードに切り換えた後、コントロール回路９を
通じてブレークコントロール回路１１に実ｉｆｆ ２０
のプロセッサ２１のラン信号を送出する。これにより、
プロセッサ２１はブレークコントロール回路１１よりラ
ン信号が与えられ実１２０のプログラムを実行する。
キー人力により被デバツグプログラムに対するステップ
実行を指示すると、デバッグ装置１は以下のように実機
２０の高級言語シンポリンクステップ実行を行なう。す
なわち、プロセッサ２はコントロール回路９を介してフ
リップフロップ１０をセットしてデバッグ装置１をステ
ップ実行モードに切り換えた後、コントロール回路９を
通じてブレークコントロール回路１１に実ｉｆｆ ２０
のプロセッサ２１のラン信号を送出する。これにより、
プロセッサ２１はブレークコントロール回路１１よりラ
ン信号が与えられ実１２０のプログラムを実行する。
この時、実機２０のコントロール、アドレス、データの
各バス２３〜２５にプログラムに従った信号が出力され
るが、データバス２５にＮＯＰコードが送出されると、
デコーダ７はこれを検出してアンドゲート１３の第１の
入力に高レベルを印加する。アンドゲート１３の第３の
入力にはステップ実行の指示がなされＩＣときセラ１へ
されているフリップフロップ１０の出力が印加されてお
り、また、アンドゲートの第２の入力にはコントロール
回路８からフェッチサイクルタイミング信号Ｆ１が印加
されているから、フェッチサイクルタイミング信号Ｆ１
が発生しかつデータバス２５のデータ信号がＮＯＰコー
ドであるときすなわちＮＯＰ命令が検出されたときアン
ドゲート１３の出力が高レベルになる。これによりブレ
ークコントロ−ル回路１１は実！ｊｌ ２０のプロセッ
サ２２をブレークさせるとともにブレークの発生をデバ
ッグ装置１り１のプロセッサ２に知らける。このブレー
クがずなわら高級言語ベースでの１ステツプの終了時点
である。続いてフリップフロップ１０をリセットしてス
テップ実行モードを解除し、一連の高級言語シンポリン
クステップ実行動作を終了する。
各バス２３〜２５にプログラムに従った信号が出力され
るが、データバス２５にＮＯＰコードが送出されると、
デコーダ７はこれを検出してアンドゲート１３の第１の
入力に高レベルを印加する。アンドゲート１３の第３の
入力にはステップ実行の指示がなされＩＣときセラ１へ
されているフリップフロップ１０の出力が印加されてお
り、また、アンドゲートの第２の入力にはコントロール
回路８からフェッチサイクルタイミング信号Ｆ１が印加
されているから、フェッチサイクルタイミング信号Ｆ１
が発生しかつデータバス２５のデータ信号がＮＯＰコー
ドであるときすなわちＮＯＰ命令が検出されたときアン
ドゲート１３の出力が高レベルになる。これによりブレ
ークコントロ−ル回路１１は実！ｊｌ ２０のプロセッ
サ２２をブレークさせるとともにブレークの発生をデバ
ッグ装置１り１のプロセッサ２に知らける。このブレー
クがずなわら高級言語ベースでの１ステツプの終了時点
である。続いてフリップフロップ１０をリセットしてス
テップ実行モードを解除し、一連の高級言語シンポリン
クステップ実行動作を終了する。
なお、デバッグ装置１がステップ実行モードに設定され
ていない場合、実機２０のプロセッサ２１にラン指令が
与えられたときは、フリップフロップ１０がリセットさ
れているので、上記手順によるブレークの発生は起きず
、従って実時間モードによる被デバツグプログラムの実
行が可能である。
ていない場合、実機２０のプロセッサ２１にラン指令が
与えられたときは、フリップフロップ１０がリセットさ
れているので、上記手順によるブレークの発生は起きず
、従って実時間モードによる被デバツグプログラムの実
行が可能である。
なお、上述の実施例においてはデバッグ装置とは別個の
コンパイラを用いているが、このデバッグ装置にコンパ
イラ機能を持たせるようにしてもにい。また、公知の方
法により、デバッグ装置１のブロレッ−’Ｊ−２を実機
２０のプロセッサ２１で兼用するようにしてもよい。
コンパイラを用いているが、このデバッグ装置にコンパ
イラ機能を持たせるようにしてもにい。また、公知の方
法により、デバッグ装置１のブロレッ−’Ｊ−２を実機
２０のプロセッサ２１で兼用するようにしてもよい。
第１図は本発明の１実施例に係るデバッグ装置の概略の
構成を示すブロック図、第２図は第１図のデバッグ装置
の動作説明のためのフローヂャートである。 １・・・デバッグ装置、２・・・プロセッサ、７・・・
デコーダ、８，９・・・コントロール回路、１１・・・
ブレークコントロール回路、１４・・・シスデ゛ムバス
、２０・・・実機、２１・・・プロセッサ、２２・・・
プログラムメモリ、２３・・・コントロールバス、２４
・・・・アドレスバス、２５・・・データバス。 特許出願人 立石電機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
構成を示すブロック図、第２図は第１図のデバッグ装置
の動作説明のためのフローヂャートである。 １・・・デバッグ装置、２・・・プロセッサ、７・・・
デコーダ、８，９・・・コントロール回路、１１・・・
ブレークコントロール回路、１４・・・シスデ゛ムバス
、２０・・・実機、２１・・・プロセッサ、２２・・・
プログラムメモリ、２３・・・コントロールバス、２４
・・・・アドレスバス、２５・・・データバス。 特許出願人 立石電機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也
Claims (1)
- 【特許請求の範囲】 １、プロセッサと、高級言語により作成されコンパイル
された該プロセッサの制御プログラムを記憶し７ｊプロ
グラムメモリとを具備する実機の、システムバスもしく
は該プロセッサのリード端子からアドレス信号、データ
信号およびコン］〜ロール信号を取出してプログラムデ
バッグを行なうデバッグ装置Ｃあって、該デバッグ装置
は、該プログラム中の所望の位置に高級言語からのコン
パイル時に予め挿入されている該プロセッサの動作には
実質的に関与しない命令を検出する手段を具備し、該命
令が検出されたときブレーク動作を行なうことにより高
級言語シンポリンクステップ実行を行なうことを特徴と
するデバッグ装置。 ２、前記プロセッサの動作には実質的に関与しない命令
がＮＯＰ命令である特許請求の範囲第１項記載のデバッ
グ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076302A JPS59202548A (ja) | 1983-05-02 | 1983-05-02 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076302A JPS59202548A (ja) | 1983-05-02 | 1983-05-02 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202548A true JPS59202548A (ja) | 1984-11-16 |
Family
ID=13601571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076302A Pending JPS59202548A (ja) | 1983-05-02 | 1983-05-02 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180342A (ja) * | 1985-02-06 | 1986-08-13 | Omron Tateisi Electronics Co | 高級言語のステツプ実行方式 |
| JPH0793183A (ja) * | 1992-08-11 | 1995-04-07 | Internatl Business Mach Corp <Ibm> | プログラム分析のためのフック命令実行方法及びデータ処理システム |
-
1983
- 1983-05-02 JP JP58076302A patent/JPS59202548A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180342A (ja) * | 1985-02-06 | 1986-08-13 | Omron Tateisi Electronics Co | 高級言語のステツプ実行方式 |
| JPH0793183A (ja) * | 1992-08-11 | 1995-04-07 | Internatl Business Mach Corp <Ibm> | プログラム分析のためのフック命令実行方法及びデータ処理システム |
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