JP3088129B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- cycle
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- microprocessor
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
- G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3636—Software debugging by tracing the execution of the program
- G06F11/364—Software debugging by tracing the execution of the program tracing values on a bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Advance Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、命令実行の中断あるい
は一時的な停止を行う命令機能を有するマイクロプロセ
ッサの状態通知に関する。
は一時的な停止を行う命令機能を有するマイクロプロセ
ッサの状態通知に関する。
【０００２】
【従来の技術】マイクロプロセッサの命令セットには、
命令実行を中断、あるいは一時的に停止し、以降の命令
実行処理を先に進めないための命令を持つことがある。
例えばインテル（Ｉｎｔｅｌ）社の３２ビット・マイク
ロプロセッサｉ８０３８６におけるＨＡＬＴ（ホール
ト）命令である。このＨＡＬＴ命令は、ＨＡＬＴ命令以
降に記述された命令列の実行を先に進めず、マイクロプ
ロセッサの内部状態を保持する機能を持つ。この保持状
態は、ホールト状態と呼ばれる。ホールト状態は、リセ
ット、ノンマスカブル割込み、あるいはマスカブル割込
み等の外部端子が活性化されることで解除される。
命令実行を中断、あるいは一時的に停止し、以降の命令
実行処理を先に進めないための命令を持つことがある。
例えばインテル（Ｉｎｔｅｌ）社の３２ビット・マイク
ロプロセッサｉ８０３８６におけるＨＡＬＴ（ホール
ト）命令である。このＨＡＬＴ命令は、ＨＡＬＴ命令以
降に記述された命令列の実行を先に進めず、マイクロプ
ロセッサの内部状態を保持する機能を持つ。この保持状
態は、ホールト状態と呼ばれる。ホールト状態は、リセ
ット、ノンマスカブル割込み、あるいはマスカブル割込
み等の外部端子が活性化されることで解除される。
【０００３】リセット要求が活性化された場合、ＨＡＬ
Ｔ命令以外の命令を実行している場合と同様に、マイク
ロプロセッサは初期化される。一方、ノンマスカブル割
込みあるいはマスカブル割込み要求が活性化された場合
は、ＨＡＬＴ命令以外の命令を実行している場合と同様
に、割込み処理が行われる。割込み処理は、通常命令の
実行が終了した時点で受け付けられるが、ホールト状態
では割込み要求に対してただちに受け付けられる。
Ｔ命令以外の命令を実行している場合と同様に、マイク
ロプロセッサは初期化される。一方、ノンマスカブル割
込みあるいはマスカブル割込み要求が活性化された場合
は、ＨＡＬＴ命令以外の命令を実行している場合と同様
に、割込み処理が行われる。割込み処理は、通常命令の
実行が終了した時点で受け付けられるが、ホールト状態
では割込み要求に対してただちに受け付けられる。
【０００４】前述のｉ８０３８６マイクロプロセッサで
は、割込みが受け付けられるといくつかのレジスタ資源
の状態（ＰＣ：プログラム・カウンタ、ＣＳ：コード・
セグメント・レジスタ、ＰＳＷ：プログラム・ステータ
ス・ワード）が、メモリ上のスタック領域に自動的に退
避される。これらの退避は、割込み処理が終了した場合
にＨＡＬＴ命令が配置されていたアドレスに引続いて配
置されている命令から、新たな命令列の実行を再開する
ために行われる。
は、割込みが受け付けられるといくつかのレジスタ資源
の状態（ＰＣ：プログラム・カウンタ、ＣＳ：コード・
セグメント・レジスタ、ＰＳＷ：プログラム・ステータ
ス・ワード）が、メモリ上のスタック領域に自動的に退
避される。これらの退避は、割込み処理が終了した場合
にＨＡＬＴ命令が配置されていたアドレスに引続いて配
置されている命令から、新たな命令列の実行を再開する
ために行われる。
【０００５】ＨＡＬＴ命令に代表されるマイクロプロセ
ッサの動作停止／中断命令は以下の目的で使用される。
ッサの動作停止／中断命令は以下の目的で使用される。
【０００６】命令実行処理の完了に伴うマイクロプロ
セッサの停止。
セッサの停止。
【０００７】割込み要求によって起動される実時間
（リアルタイム）処理のための待合せ。
（リアルタイム）処理のための待合せ。
【０００８】プログラム中の命令を代替することによ
るデバッグ。
るデバッグ。
【０００９】動作停止／中断命令が実行されると、外部
に対してバス・サイクルの起動等の端子状態の変化が起
こらなくなるため、プログラムのデバッグ段階では命令
列のどの位置でホールト状態に遷移したかを検出する必
要がある。
に対してバス・サイクルの起動等の端子状態の変化が起
こらなくなるため、プログラムのデバッグ段階では命令
列のどの位置でホールト状態に遷移したかを検出する必
要がある。
【００１０】前述のｉ８０３８６マイクロプロセッサで
は、ホールト状態に遷移することをホールト表示サイク
ル（ＨＡＬＴ Ｉｎｄｉｃａｔｉｏｎ Ｃｙｃｌｅ）と
いう特殊なバス・サイクルを起動することで認識され
る。ホールト表示サイクルは、メモリやＩ／Ｏ（入出力
装置）をアクセスするためのバス・サイクルと区別する
ために、バス・サイクルの種類を認識するためのステー
タス信号（ＢＥ＃３−ＢＥ＃０）に特定の値（１０１１
ｂ）を持つ。
は、ホールト状態に遷移することをホールト表示サイク
ル（ＨＡＬＴ Ｉｎｄｉｃａｔｉｏｎ Ｃｙｃｌｅ）と
いう特殊なバス・サイクルを起動することで認識され
る。ホールト表示サイクルは、メモリやＩ／Ｏ（入出力
装置）をアクセスするためのバス・サイクルと区別する
ために、バス・サイクルの種類を認識するためのステー
タス信号（ＢＥ＃３−ＢＥ＃０）に特定の値（１０１１
ｂ）を持つ。
【００１１】バス・サイクルは大別してデータ・バス端
子をマイクロプロセッサが起動するライト系と、高イン
ピーダンス（Ｈｉ−Ｚ）状態に保つリード系がある。ｉ
８０３８６マイクロプロセッサのホールト表示サイクル
は、ライト系のバス・サイクルでありアドレス・バス端
子（Ａ３１−Ａ２）にはオール０がドライブされるとと
もに、データ・バス端子（Ｄ３１−Ｄ０）には不定値が
ドライブされる。
子をマイクロプロセッサが起動するライト系と、高イン
ピーダンス（Ｈｉ−Ｚ）状態に保つリード系がある。ｉ
８０３８６マイクロプロセッサのホールト表示サイクル
は、ライト系のバス・サイクルでありアドレス・バス端
子（Ａ３１−Ａ２）にはオール０がドライブされるとと
もに、データ・バス端子（Ｄ３１−Ｄ０）には不定値が
ドライブされる。
【００１２】この他にホールト状態に遷移することを通
知する方法として、モトローラ（Ｍｏｔｏｒｏｌａ）社
の１６ビット・マイクロプロセッサＭＣ６８０００の方
式がある。ＭＣ６８０００マイクロプロセッサでは、ホ
ールト状態を示す専用の端子ＨＡＬＴを持ち、マイクロ
プロセッサがＨＡＬＴ状態に遷移すればこの端子を活性
化する。ＨＡＬＴ端子は入出力端子であり、出力端子と
してホールト状態を示す他、非ホールト状態で入力端子
として外部から活性化することで、マイクロプロセッサ
を強制的にホールト状態に一時的に遷移させることがで
きる。
知する方法として、モトローラ（Ｍｏｔｏｒｏｌａ）社
の１６ビット・マイクロプロセッサＭＣ６８０００の方
式がある。ＭＣ６８０００マイクロプロセッサでは、ホ
ールト状態を示す専用の端子ＨＡＬＴを持ち、マイクロ
プロセッサがＨＡＬＴ状態に遷移すればこの端子を活性
化する。ＨＡＬＴ端子は入出力端子であり、出力端子と
してホールト状態を示す他、非ホールト状態で入力端子
として外部から活性化することで、マイクロプロセッサ
を強制的にホールト状態に一時的に遷移させることがで
きる。
【００１３】この場合、ホールト状態表示のための特殊
なバス・サイクルは起動されない。
なバス・サイクルは起動されない。
【００１４】
【発明が解決しようとする課題】動作停止／中断命令を
含むプログラムをデバッグする場合、これらの命令が実
行された時点のマイクロプロセッサのレジスタ資源ある
いは内部状態を知る必要がある。
含むプログラムをデバッグする場合、これらの命令が実
行された時点のマイクロプロセッサのレジスタ資源ある
いは内部状態を知る必要がある。
【００１５】デバッグにおいて最も重要なレジスタ資源
は、命令列がどこまでも処理されたかを示すプログラム
・カウンタである。命令フェッチのためのメモリ・リー
ド・サイクル（フェッチ・サイクル）に出力されるアド
レス・バス端子の状態を監視することにより、プログラ
ム実行のある程度の流れを知ることはできる。
は、命令列がどこまでも処理されたかを示すプログラム
・カウンタである。命令フェッチのためのメモリ・リー
ド・サイクル（フェッチ・サイクル）に出力されるアド
レス・バス端子の状態を監視することにより、プログラ
ム実行のある程度の流れを知ることはできる。
【００１６】ホールト表示サイクルの起動、あるいはＨ
ＡＬＴ端子の活性化の直前に発行されたフェッチ・サイ
クルのアドレス・バス端子の状態を記憶することで、動
作停止／中断命令が実行されたアドレスの範囲を推測で
きる。
ＡＬＴ端子の活性化の直前に発行されたフェッチ・サイ
クルのアドレス・バス端子の状態を記憶することで、動
作停止／中断命令が実行されたアドレスの範囲を推測で
きる。
【００１７】しかしながら、フェッチ・サイクルにおけ
るアドレス・バス端子の状態は、以下の場合に正しく動
作停止／中断命令が実行されたアドレスを特定できな
い。
るアドレス・バス端子の状態は、以下の場合に正しく動
作停止／中断命令が実行されたアドレスを特定できな
い。
【００１８】（１）アドレス・バス端子が、バイト・ア
ドレスまで特定するに十分でない場合。
ドレスまで特定するに十分でない場合。
【００１９】前述のｉ８０３８６マイクロプロセッサで
は、プログラム・カウンタは３２ビット幅であるのに対
し、アドレス・バス端子はワード・アドレス（３２ビッ
ト単位データ）を特定するための３０ビット幅（Ａ３１
−Ａ２）である。このため、ワード・アドレス内のどの
バイトに配置されたＨＡＬＴ命令によってホールト状態
に遷移したかを知ることができない。
は、プログラム・カウンタは３２ビット幅であるのに対
し、アドレス・バス端子はワード・アドレス（３２ビッ
ト単位データ）を特定するための３０ビット幅（Ａ３１
−Ａ２）である。このため、ワード・アドレス内のどの
バイトに配置されたＨＡＬＴ命令によってホールト状態
に遷移したかを知ることができない。
【００２０】（２）マイクロプロセッサがパイプライン
処理を行う場合。
処理を行う場合。
【００２１】命令処理性能を向上させるために、一つの
命令をいくつかの処理（ステージ）に分割して、同時に
複数の命令処理を行うパイプライン処理が採用される場
合である。代表的なパイプライン・ステージとしては、
１）命令コード・フェッチ、２）命令デコード、３）メ
モリ・オペランドの実効アドレス計算、４）（仮想記憶
方式を採用した場合）仮想アドレスから物理アドレスへ
のアドレス変換、５）オペランドの読出し、６）命令実
行、７）結果の格納、で構成される。
命令をいくつかの処理（ステージ）に分割して、同時に
複数の命令処理を行うパイプライン処理が採用される場
合である。代表的なパイプライン・ステージとしては、
１）命令コード・フェッチ、２）命令デコード、３）メ
モリ・オペランドの実効アドレス計算、４）（仮想記憶
方式を採用した場合）仮想アドレスから物理アドレスへ
のアドレス変換、５）オペランドの読出し、６）命令実
行、７）結果の格納、で構成される。
【００２２】このように、多数のパイプライン・ステー
ジが採用された場合、“命令コード・フェッチ”は実際
に一連の命令処理が終了する“結果の格納”に対し、数
命令分先行することになる。したがって、ホールト表示
サイクルの発行あるいはＨＡＬＴ端子の活性化が外部で
検知された時点に対し、直前のフェッチ・サイクルで示
されるアドレスは、ホールト状態に遷移した命令のアド
レスに対して、進んでしまうことになり補正が必要にな
る。
ジが採用された場合、“命令コード・フェッチ”は実際
に一連の命令処理が終了する“結果の格納”に対し、数
命令分先行することになる。したがって、ホールト表示
サイクルの発行あるいはＨＡＬＴ端子の活性化が外部で
検知された時点に対し、直前のフェッチ・サイクルで示
されるアドレスは、ホールト状態に遷移した命令のアド
レスに対して、進んでしまうことになり補正が必要にな
る。
【００２３】ところで、命令によって各パイプライン・
ステージの処理時間が異なるため、フェッチ・サイクル
が先行している命令数を特定することはできない。
ステージの処理時間が異なるため、フェッチ・サイクル
が先行している命令数を特定することはできない。
【００２４】（３）命令コードがキャッシングされてい
る場合。
る場合。
【００２５】命令コードをキャッシングする命令コード
・キャッシュを持つマイクロプロセッサ（ｅｘ．ｉ８０
４８６マイクロプロセッサ）の場合、命令列が命令コー
ド・キャッシュに格納されている間（ヒットしている場
合）、外部メモリに対する命令フェッチを行わず（フェ
ッチ・サイクルを起動せず）、命令コード・キャッシュ
から命令コードを供給する。
・キャッシュを持つマイクロプロセッサ（ｅｘ．ｉ８０
４８６マイクロプロセッサ）の場合、命令列が命令コー
ド・キャッシュに格納されている間（ヒットしている場
合）、外部メモリに対する命令フェッチを行わず（フェ
ッチ・サイクルを起動せず）、命令コード・キャッシュ
から命令コードを供給する。
【００２６】このため、命令コード・キャッシュにヒッ
トしている間にホールト状態に遷移した場合、アドレス
検出に関して直前のフェッチ・サイクルはまったく意味
の無い値を持つことになる。
トしている間にホールト状態に遷移した場合、アドレス
検出に関して直前のフェッチ・サイクルはまったく意味
の無い値を持つことになる。
【００２７】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、命令実行の中断あるいは一時的な停止を行う命
令機能を有するマイクロプロセッサにおいて、前記命令
を検出しバス・サイクルを発生する手段、前記バス・サ
イクルに同期して、特定のステータス信号を出力する第
一の出力手段、およびプログラム・カウンタの内容をア
ドレス・バスに出力する第二の出力手段を有している。
ッサは、命令実行の中断あるいは一時的な停止を行う命
令機能を有するマイクロプロセッサにおいて、前記命令
を検出しバス・サイクルを発生する手段、前記バス・サ
イクルに同期して、特定のステータス信号を出力する第
一の出力手段、およびプログラム・カウンタの内容をア
ドレス・バスに出力する第二の出力手段を有している。
【００２８】さらに、本発明によれば、命令実行の中断
あるいは一時的な停止を行う命令機能を有するマイクロ
プロセッサにおいて、前記命令を検出しバス・サイクル
を発生する手段、前記バス・サイクルに同期して、特定
のステータス信号を出力する第一の出力手段、およびプ
ログラム・カウンタの内容をデータ・バスに出力する第
二の出力手段を有するマイクロプロセッサが得られる。
あるいは一時的な停止を行う命令機能を有するマイクロ
プロセッサにおいて、前記命令を検出しバス・サイクル
を発生する手段、前記バス・サイクルに同期して、特定
のステータス信号を出力する第一の出力手段、およびプ
ログラム・カウンタの内容をデータ・バスに出力する第
二の出力手段を有するマイクロプロセッサが得られる。
【００２９】本発明の好ましい実施例においては、前記
バス・サイクルの発生手段によって発生されたバス・サ
イクルに同期してプロセッサ・ステータス・ワードの内
容をデータ・バスに出力する第三の出力手段を持つこと
を特徴とする。
バス・サイクルの発生手段によって発生されたバス・サ
イクルに同期してプロセッサ・ステータス・ワードの内
容をデータ・バスに出力する第三の出力手段を持つこと
を特徴とする。
【００３０】
【実施例】以下、実施例につき詳述する。
【００３１】図１は、本発明を利用した動作停止／保留
命令としてＨＡＬＴ命令を持つマイクロプロセッサ１０
０の構成を示す図面である。
命令としてＨＡＬＴ命令を持つマイクロプロセッサ１０
０の構成を示す図面である。
【００３２】本マイクロプロセッサ１００は、パイプラ
イン処理を行うために、命令フェッチ・ユニット（以下
ＩＵと称する）１０１、命令デコード・ユニット（以下
ＤＵと称する）１０２、命令実行ユニット（以下ＥＵと
称する）１０３、実効アドレス計算ユニット（以下ＡＵ
と称する）１０４、バス・サイクル制御ユニット（以下
ＢＵと称する）１０５を持つ。この他にＩＵ１０１、Ｄ
Ｕ１０２、ＥＵ１０３のそれぞれが処理している命令の
アドレスをそれぞれ保持する３２ビット幅のプログラム
・カウンタＰＣＩＵ １１１，ＰＣＤＵ １１２，ＰＣ
ＥＵ１１３を持つ。
イン処理を行うために、命令フェッチ・ユニット（以下
ＩＵと称する）１０１、命令デコード・ユニット（以下
ＤＵと称する）１０２、命令実行ユニット（以下ＥＵと
称する）１０３、実効アドレス計算ユニット（以下ＡＵ
と称する）１０４、バス・サイクル制御ユニット（以下
ＢＵと称する）１０５を持つ。この他にＩＵ１０１、Ｄ
Ｕ１０２、ＥＵ１０３のそれぞれが処理している命令の
アドレスをそれぞれ保持する３２ビット幅のプログラム
・カウンタＰＣＩＵ １１１，ＰＣＤＵ １１２，ＰＣ
ＥＵ１１３を持つ。
【００３３】ＩＵ１０１は、フェッチ・サイクルの起動
制御、およびフェッチ・サイクルで外部より取り込んだ
命令コードを蓄積する。命令コード・キャッシュを含む
ような構成を考えられる。命令コードは、１６ビット長
あるいは３２ビット長のいずれかである。
制御、およびフェッチ・サイクルで外部より取り込んだ
命令コードを蓄積する。命令コード・キャッシュを含む
ような構成を考えられる。命令コードは、１６ビット長
あるいは３２ビット長のいずれかである。
【００３４】ＤＵ１０２は、ＩＵ１０１に蓄積された命
令コードをデコードし、個々の命令に特有な処理を示す
信号を発生させる。ＤＵ１０２で発生された信号は、図
面では一部省略されているがその他の各ユニットに対す
る動作指示信号として与えられる。
令コードをデコードし、個々の命令に特有な処理を示す
信号を発生させる。ＤＵ１０２で発生された信号は、図
面では一部省略されているがその他の各ユニットに対す
る動作指示信号として与えられる。
【００３５】ＥＵ１０３は、３２本の３２ビット幅の汎
用レジスタ、３２ビット幅の演算装置を含み、ＤＵ１０
２によって指定された命令実行処理を行う。その内部制
御はハードワイアド論理によるもの、マイクロプロセッ
サを用いたもの等が考えられる。
用レジスタ、３２ビット幅の演算装置を含み、ＤＵ１０
２によって指定された命令実行処理を行う。その内部制
御はハードワイアド論理によるもの、マイクロプロセッ
サを用いたもの等が考えられる。
【００３６】ＡＵ１０４は、ＤＵ１０２がメモリあるい
はＩ／Ｏに対するアクセスを含む命令であることを検知
すると、オペランドに対するアドレスを計算する。アド
レス計算に使用される要素は、命令コード中に含まれる
ディスプレースメント値、あるいは汎用レジスタの値が
用いられる。前者はＩＵ１０１から、後者はＥＵ１０３
から供給される。
はＩ／Ｏに対するアクセスを含む命令であることを検知
すると、オペランドに対するアドレスを計算する。アド
レス計算に使用される要素は、命令コード中に含まれる
ディスプレースメント値、あるいは汎用レジスタの値が
用いられる。前者はＩＵ１０１から、後者はＥＵ１０３
から供給される。
【００３７】ＢＵ１０５は、他のユニットから与えられ
るアドレス情報、データ情報、および起動要求に基づい
て、外部バス・サイクルを発生する。バス・サイクルで
外部から読み込まれたデータは、命令コードはＩＵ１０
１に、オペランド・データはＥＵ１０３に供給される。
るアドレス情報、データ情報、および起動要求に基づい
て、外部バス・サイクルを発生する。バス・サイクルで
外部から読み込まれたデータは、命令コードはＩＵ１０
１に、オペランド・データはＥＵ１０３に供給される。
【００３８】各ユニットは、図１に概略を示すようにバ
ス構造で内部接続される。
ス構造で内部接続される。
【００３９】ＢＵ１０５とＩＵ１０１間、およびＩＵ１
０１とＤＵ１０２間は命令コードを転送するために、Ａ
Ｕ１０４とＩＵ１０１間、およびＡＵ１０４とＥＵ１０
３間はアドレス計算に使用されるアドレス要素を転送す
るために、ＥＵ１０３とＢＵ１０５間はリード・オペラ
ンドまたはライト・オペランドを双方向的に転送するた
めに、ＡＵ１０４とＢＵ１０５間は実効アドレスを転送
するために、ＰＣＩＵ１１１，ＰＣＤＵ １１２，ＰＣ
ＥＵ １１３とＢＵ間はオペランド・アクセス以外のバ
ス・サイクルで使用するアドレスを転送するために、Ｅ
Ｕ１０３とＢＵ１０５の間は任意のバス・サイクルで使
用するアドレスを転送するために接続される。
０１とＤＵ１０２間は命令コードを転送するために、Ａ
Ｕ１０４とＩＵ１０１間、およびＡＵ１０４とＥＵ１０
３間はアドレス計算に使用されるアドレス要素を転送す
るために、ＥＵ１０３とＢＵ１０５間はリード・オペラ
ンドまたはライト・オペランドを双方向的に転送するた
めに、ＡＵ１０４とＢＵ１０５間は実効アドレスを転送
するために、ＰＣＩＵ１１１，ＰＣＤＵ １１２，ＰＣ
ＥＵ １１３とＢＵ間はオペランド・アクセス以外のバ
ス・サイクルで使用するアドレスを転送するために、Ｅ
Ｕ１０３とＢＵ１０５の間は任意のバス・サイクルで使
用するアドレスを転送するために接続される。
【００４０】図面ではＩＵ１０１からのバス・サイクル
起動要求はＦＲＥＱ信号、ＤＵ１０２からのものはＯＰ
ＲＥＱ信号、ＥＵ１０３からのものはＡＣＲＥＱ信号で
表現される。これらの要求信号は、実際にはバス・サイ
クルの種類を表現するための複数の信号、およびタイミ
ングを規定する信号等の複数の信号によって構成され
る。
起動要求はＦＲＥＱ信号、ＤＵ１０２からのものはＯＰ
ＲＥＱ信号、ＥＵ１０３からのものはＡＣＲＥＱ信号で
表現される。これらの要求信号は、実際にはバス・サイ
クルの種類を表現するための複数の信号、およびタイミ
ングを規定する信号等の複数の信号によって構成され
る。
【００４１】次にＢＵ１０５と外部のインタフェース機
能について詳しく説明する。
能について詳しく説明する。
【００４２】ＢＵ１０５はバス・サイクルに関連して、
３１ビットのハーフワード・アドレス（１６ビット単位
アドレス）を出力するアドレス・バス端子Ａ３１−Ａ１
１２１、３２ビット・データの授受を行うデータ・バ
ス端子Ｄ３１−Ｄ０ １２２、バス・サイクルの種類を
示すステータス信号ＳＴ２−ＳＴ０、バス・サイクルの
開始タイミングを示す信号ＢＣＹＳＴ（−）、リード系
／ライト系のバス・サイクルを識別する信号Ｒ／Ｗ
（−）を出力する出力端子群１２３，１２４，１２５、
バス・サイクルの終了を外部から通知する信号ＲＥＡＤ
Ｙ（−）を入力する端子を持つ。ここで、（−）は負論
理信号であることを示す。
３１ビットのハーフワード・アドレス（１６ビット単位
アドレス）を出力するアドレス・バス端子Ａ３１−Ａ１
１２１、３２ビット・データの授受を行うデータ・バ
ス端子Ｄ３１−Ｄ０ １２２、バス・サイクルの種類を
示すステータス信号ＳＴ２−ＳＴ０、バス・サイクルの
開始タイミングを示す信号ＢＣＹＳＴ（−）、リード系
／ライト系のバス・サイクルを識別する信号Ｒ／Ｗ
（−）を出力する出力端子群１２３，１２４，１２５、
バス・サイクルの終了を外部から通知する信号ＲＥＡＤ
Ｙ（−）を入力する端子を持つ。ここで、（−）は負論
理信号であることを示す。
【００４３】基本的なバス・サイクルは、マイクロプロ
セッサ１００のクロック入力端子１２７に加えれる基準
クロック信号ＣＬＫに同期した２つのステートで構成さ
れる。第一のステートＴ１の先頭ではアドレス・バス端
子Ａ３１−Ａ１ １２１、およびステータス信号ＳＴ２
−ＳＴ０、および識別信号Ｒ／Ｗ（−）用の出力端子１
２３，１２５がドライブされる。また、Ｔ１ステート期
間中、タイミング信号ＢＣＹＳＴ（−）用出力端子１２
４が活性化される。ライト系のバス・サイクルでは、Ｔ
１ステートの中央で書込のためのデータがデータ・バス
端子Ｄ３１−Ｄ０ １２２にドライブされる。
セッサ１００のクロック入力端子１２７に加えれる基準
クロック信号ＣＬＫに同期した２つのステートで構成さ
れる。第一のステートＴ１の先頭ではアドレス・バス端
子Ａ３１−Ａ１ １２１、およびステータス信号ＳＴ２
−ＳＴ０、および識別信号Ｒ／Ｗ（−）用の出力端子１
２３，１２５がドライブされる。また、Ｔ１ステート期
間中、タイミング信号ＢＣＹＳＴ（−）用出力端子１２
４が活性化される。ライト系のバス・サイクルでは、Ｔ
１ステートの中央で書込のためのデータがデータ・バス
端子Ｄ３１−Ｄ０ １２２にドライブされる。
【００４４】第二のステートＴ２の最後で通知信号ＲＥ
ＡＤＹ（−）端子１２６の状態がサンプリングされ、活
性化されていればバス・サイクルは完了し、アイドル・
ステートＴ１に遷移する。通知信号ＲＥＡＤＹ（−）端
子１２６が活性化されていない場合、再度Ｔ２ステート
が繰り返される。
ＡＤＹ（−）端子１２６の状態がサンプリングされ、活
性化されていればバス・サイクルは完了し、アイドル・
ステートＴ１に遷移する。通知信号ＲＥＡＤＹ（−）端
子１２６が活性化されていない場合、再度Ｔ２ステート
が繰り返される。
【００４５】リード系のバス・サイクルでは、最後のＴ
２ステートの終了時にデータ・バス端子Ｄ３１−Ｄ０
１２２上のデータがマイクロプロセッサ１００にサンプ
リングされる。
２ステートの終了時にデータ・バス端子Ｄ３１−Ｄ０
１２２上のデータがマイクロプロセッサ１００にサンプ
リングされる。
【００４６】ステータス信号ＳＴ２−ＳＴ０端子１２３
の状態は、第三図に示したようにバス・サイクルの種類
を識別する。メモリ・アクセスやＩ／Ｏアクセスの他
に、ホールト状態に遷移したことを通知する“ホールト
表示”のためのバス・サイクルが定義される。
の状態は、第三図に示したようにバス・サイクルの種類
を識別する。メモリ・アクセスやＩ／Ｏアクセスの他
に、ホールト状態に遷移したことを通知する“ホールト
表示”のためのバス・サイクルが定義される。
【００４７】次に本実施例の動作について説明する。
【００４８】ＢＵ１０５の制御に関し、ＩＵ１０１がフ
ェッチ・サイクルの起動を要求すれば、ＰＣＩＵ １１
１が含むアドレスがＢＵ１０５に転送され、ＳＴ２−Ｓ
Ｔ０端子１２３に０１１ｂを出力するリード系のバス・
サイクルが起動される。バス・サイクルの終了時にデー
タ・バス端子Ｄ３１−Ｄ０ １２２の状態がサンプリン
グされ、ＩＵ１０１に転送される。
ェッチ・サイクルの起動を要求すれば、ＰＣＩＵ １１
１が含むアドレスがＢＵ１０５に転送され、ＳＴ２−Ｓ
Ｔ０端子１２３に０１１ｂを出力するリード系のバス・
サイクルが起動される。バス・サイクルの終了時にデー
タ・バス端子Ｄ３１−Ｄ０ １２２の状態がサンプリン
グされ、ＩＵ１０１に転送される。
【００４９】ＤＵ１０２でメモリ・リード、あるいはＩ
／Ｏのリード等のリード・オペランド（シングル）が必
要なことが検知されると、ＥＵ１０３による実行処理に
先立ってＡＵ１０４で実効アドレスが計算された上でＢ
Ｕ１０５に転送され、ＳＴ２−ＳＴ０端子１２３に０１
０ｂまたは１１０ｂを出力するリード系のバス・サイク
ルが起動される。バス・サイクルの終了時にデータ・バ
ス端子Ｄ３１−Ｄ０１２２の状態がサンプリングされ、
ＥＵ１０５に転送される。
／Ｏのリード等のリード・オペランド（シングル）が必
要なことが検知されると、ＥＵ１０３による実行処理に
先立ってＡＵ１０４で実効アドレスが計算された上でＢ
Ｕ１０５に転送され、ＳＴ２−ＳＴ０端子１２３に０１
０ｂまたは１１０ｂを出力するリード系のバス・サイク
ルが起動される。バス・サイクルの終了時にデータ・バ
ス端子Ｄ３１−Ｄ０１２２の状態がサンプリングされ、
ＥＵ１０５に転送される。
【００５０】ＤＵ１０２でメモリ・ライト、あるいはＩ
／Ｏライト等のライト・オペランド（シングル）が必要
なことが検知されると、ＥＵ１０３による実行処理に先
立ってＡＵ１０４で実効アドレスが計算された上でＢＵ
１０５に転送される。ＥＵ１０５で実行処理を終了する
際に、ＥＵ１０３からＢＵ１０５に対してオペランド・
データが転送されるとともにライト系バス・サイクルの
起動が要求される。データ・バス端子Ｄ３１−Ｄ０ １
２２にオペランド・データを、ＳＴ２−ＳＴ０端子１２
３に０１０ｂまたは１１０ｂを出力するライト系のバス
・サイクルが起動される。
／Ｏライト等のライト・オペランド（シングル）が必要
なことが検知されると、ＥＵ１０３による実行処理に先
立ってＡＵ１０４で実効アドレスが計算された上でＢＵ
１０５に転送される。ＥＵ１０５で実行処理を終了する
際に、ＥＵ１０３からＢＵ１０５に対してオペランド・
データが転送されるとともにライト系バス・サイクルの
起動が要求される。データ・バス端子Ｄ３１−Ｄ０ １
２２にオペランド・データを、ＳＴ２−ＳＴ０端子１２
３に０１０ｂまたは１１０ｂを出力するライト系のバス
・サイクルが起動される。
【００５１】一命令で複数のオペランド・アクセスを必
要とする命令（ｅｘ．文字列操作命令）等では、ストリ
ング系オペランドのアクセスが行われる。この場合、バ
ス・サイクルで必要なアドレスは命令実行処理段階の中
途でＥＵ１０３からＢＵ１０５に対して転送されるとと
もに、ＥＵ１０３から直接ＢＵ１０５に対してＳＴ２−
ＳＴ０端子１２３に００１ｂを出力するバス・サイクル
の起動要求が発行される。データ・バス端子Ｄ３１−Ｄ
０ １２２とやりとりされるオペランド・データの授受
は、ＥＵ１０３とＢＵ１０５の間で行われる。
要とする命令（ｅｘ．文字列操作命令）等では、ストリ
ング系オペランドのアクセスが行われる。この場合、バ
ス・サイクルで必要なアドレスは命令実行処理段階の中
途でＥＵ１０３からＢＵ１０５に対して転送されるとと
もに、ＥＵ１０３から直接ＢＵ１０５に対してＳＴ２−
ＳＴ０端子１２３に００１ｂを出力するバス・サイクル
の起動要求が発行される。データ・バス端子Ｄ３１−Ｄ
０ １２２とやりとりされるオペランド・データの授受
は、ＥＵ１０３とＢＵ１０５の間で行われる。
【００５２】ＳＴ２−ＳＴ０端子１２３に１０１ｂを出
力するバス・サイクル（マシン・フォルト表示）に関す
る説明は省略する次にＨＡＬＴ命令の実行に関する説明
をする。
力するバス・サイクル（マシン・フォルト表示）に関す
る説明は省略する次にＨＡＬＴ命令の実行に関する説明
をする。
【００５３】ＤＵ１０２がＨＡＬＴ命令をデコードする
と、ＩＵ１０１に対して引続く命令コード供給を保留す
るように指示する。ＨＡＬＴ命令はオペランドを伴わな
い命令であるため、ＡＵ１０４には動作指示が与えられ
い。同時にＥＵ１０３に対しては、ＨＡＬＴ命令の実行
処理が指定される。ＥＵ１０３はＰＣＥＵ１１３の内容
をバス・サイクルに対するアドレスとしてＢＵ１０５に
転送する。ＰＣＥＵ１１３は、ＨＡＬＴ命令が格納され
ているアドレスを保持している。
と、ＩＵ１０１に対して引続く命令コード供給を保留す
るように指示する。ＨＡＬＴ命令はオペランドを伴わな
い命令であるため、ＡＵ１０４には動作指示が与えられ
い。同時にＥＵ１０３に対しては、ＨＡＬＴ命令の実行
処理が指定される。ＥＵ１０３はＰＣＥＵ１１３の内容
をバス・サイクルに対するアドレスとしてＢＵ１０５に
転送する。ＰＣＥＵ１１３は、ＨＡＬＴ命令が格納され
ているアドレスを保持している。
【００５４】同時にＥＵ１０３からＳＴ２−ＳＴ０端子
１２３に１１１ｂを出力するバス・サイクルの起動要求
が発行される。データ・バス端子Ｄ３１−Ｄ０ １２２
のドライブにより、消費電力の増加を避けるために、リ
ード系のバス・サイクルが起動される。消費電力を考慮
する必要が無ければ、リード系バス・サイクルにこだわ
る必要はない。
１２３に１１１ｂを出力するバス・サイクルの起動要求
が発行される。データ・バス端子Ｄ３１−Ｄ０ １２２
のドライブにより、消費電力の増加を避けるために、リ
ード系のバス・サイクルが起動される。消費電力を考慮
する必要が無ければ、リード系バス・サイクルにこだわ
る必要はない。
【００５５】要求によって起動されたバス・サイクルに
おいてＴ１ステートの先頭から、アドレス・バス端子Ａ
３１−Ａ１ １２１にはＰＣＥＵ １１３の内容が、Ｓ
Ｔ２−ＳＴ０端子１２３には１１１ｂが、Ｒ／Ｗ（−）
端子１２５には１ｂがそれぞれ出力される。ＢＣＹＳＴ
（−）端子１２４は、他のバス・サイクルと同様にＴ１
期間中活性化される（０ｂにドライブされる）。
おいてＴ１ステートの先頭から、アドレス・バス端子Ａ
３１−Ａ１ １２１にはＰＣＥＵ １１３の内容が、Ｓ
Ｔ２−ＳＴ０端子１２３には１１１ｂが、Ｒ／Ｗ（−）
端子１２５には１ｂがそれぞれ出力される。ＢＣＹＳＴ
（−）端子１２４は、他のバス・サイクルと同様にＴ１
期間中活性化される（０ｂにドライブされる）。
【００５６】最初のＴ２ステートの終了後、ＢＵ１０５
はＲＥＡＤＹ（−）端子１２６の状態サンプリング、な
らびにバス・サイクル終了保留制御を行わない。バス・
サイクルに対してＲＥＡＤＹ（−）端子１２６を活性化
する外部ハードウェアを簡略化するためである。
はＲＥＡＤＹ（−）端子１２６の状態サンプリング、な
らびにバス・サイクル終了保留制御を行わない。バス・
サイクルに対してＲＥＡＤＹ（−）端子１２６を活性化
する外部ハードウェアを簡略化するためである。
【００５７】データ・バス端子Ｄ３１−Ｄ０ １２２
は、Ｔ１，Ｔ２ステートともにＨｉ−Ｚ状態を保持す
る。
は、Ｔ１，Ｔ２ステートともにＨｉ−Ｚ状態を保持す
る。
【００５８】ＤＵ１０２にはＩＵ１０１からＨＡＬＴ命
令に引続く命令コードの供給が停止し、ＥＵ１０３には
ＤＵ１０２から実行処理の指示が発生しない。このた
め、図面では省略しているがＥＵ１０３はリセット要求
あるいは割込み要求が外部から加えられるまで停止し、
マイクロプロセッサ１００はホールト状態に遷移する。
令に引続く命令コードの供給が停止し、ＥＵ１０３には
ＤＵ１０２から実行処理の指示が発生しない。このた
め、図面では省略しているがＥＵ１０３はリセット要求
あるいは割込み要求が外部から加えられるまで停止し、
マイクロプロセッサ１００はホールト状態に遷移する。
【００５９】ＥＵ１０３はリセット要求あるいは割込み
要求が外部から加えられたことを検知すると、他のユニ
ットに対して再起動を指示し、マイクロプロセッサ１０
０はホールト状態を解除する。
要求が外部から加えられたことを検知すると、他のユニ
ットに対して再起動を指示し、マイクロプロセッサ１０
０はホールト状態を解除する。
【００６０】バス・サイクルが発行された時点（ＢＣＹ
ＳＴ（−）端子が活性化された時）で、アドレス・バス
端子Ａ３１−Ａ１ １２１の状態をサンプリングするこ
とで、ＨＡＬＴ命令が配置されているアドレスを外部で
知ることができる。
ＳＴ（−）端子が活性化された時）で、アドレス・バス
端子Ａ３１−Ａ１ １２１の状態をサンプリングするこ
とで、ＨＡＬＴ命令が配置されているアドレスを外部で
知ることができる。
【００６１】ホールト表示用バス・サイクルの発行後、
ホールト状態が解除されるまでＢＵ１０５にはバス・サ
イクル起動が要求されない。このため新たなＴ１ステー
トが発生せず、アドレス・バス端子Ａ３１−Ａ１ １２
１およびＴ１ステートで変化する出力端子ＳＴ２−ＳＴ
０ １２３，Ｒ／Ｗ（−） １２５の状態はホールト表
示用バス・サイクルで出力された値を保持する。
ホールト状態が解除されるまでＢＵ１０５にはバス・サ
イクル起動が要求されない。このため新たなＴ１ステー
トが発生せず、アドレス・バス端子Ａ３１−Ａ１ １２
１およびＴ１ステートで変化する出力端子ＳＴ２−ＳＴ
０ １２３，Ｒ／Ｗ（−） １２５の状態はホールト表
示用バス・サイクルで出力された値を保持する。
【００６２】このため、ホールト表示サイクルが発行さ
れた時点のみならず、マイクロプロセッサ１００にホー
ルト状態の解除を要求（リセットあるいは割込み要求）
するまでは、任意のタイミングでＨＡＬＴ命令の配置ア
ドレスを知り得る。
れた時点のみならず、マイクロプロセッサ１００にホー
ルト状態の解除を要求（リセットあるいは割込み要求）
するまでは、任意のタイミングでＨＡＬＴ命令の配置ア
ドレスを知り得る。
【００６３】常にアドレス・バス端子Ａ３１−Ａ１ １
２１をＬＥＤ表示装置等で観測するようなシステムにお
いても、人間が直接ＨＡＬＴ命令の配置アドレスを観測
できる。
２１をＬＥＤ表示装置等で観測するようなシステムにお
いても、人間が直接ＨＡＬＴ命令の配置アドレスを観測
できる。
【００６４】本実施例におけるホールト表示サイクルの
タイミングを図４に示す。
タイミングを図４に示す。
【００６５】本実施例では３２ビットのアドレス空間に
対して、アドレス・バス端子Ａ３１−Ａ１ １２１は３
１ビットしか無いが、命令コード長が１６ビットあるい
は３２ビットであるため、アドレスの最小有意ビット
（ＬＳＢ）を出力する必要はない。
対して、アドレス・バス端子Ａ３１−Ａ１ １２１は３
１ビットしか無いが、命令コード長が１６ビットあるい
は３２ビットであるため、アドレスの最小有意ビット
（ＬＳＢ）を出力する必要はない。
【００６６】また、本実施例ではホールト表示サイクル
の起動はＥＵ１０３が行うが、ＤＵ１０２が行うような
構成も可能である。
の起動はＥＵ１０３が行うが、ＤＵ１０２が行うような
構成も可能である。
【００６７】次に本発明の別の実施例について、図３を
用いて説明する。第一の実施例では、ホールト表示サイ
クルでＨＡＬＴ命令の配置アドレスのみを通知したが、
本実施例ではさらにマイクロプロセッサの状態を示すプ
ロセッサ・ステータス・ワード（ＰＳＷ）の値を通知す
ることを特徴とする。
用いて説明する。第一の実施例では、ホールト表示サイ
クルでＨＡＬＴ命令の配置アドレスのみを通知したが、
本実施例ではさらにマイクロプロセッサの状態を示すプ
ロセッサ・ステータス・ワード（ＰＳＷ）の値を通知す
ることを特徴とする。
【００６８】図２において、マイクロプロセッサ２００
でＥＵ２０３以外の構成は第一の実施例と同一である。
ＥＵ２０３内には整数演算の状態を示すフラグ、浮動小
数点演算の状態を示すフラグ、割込みや例外の制御なら
びに状態を示すフラグを含む３２ビット幅のＰＳＷ ２
０１を持つ。これらのフラグの状態は、マイクロプロセ
ッサ２００の内部状態を知る上で重要な情報である。し
かしながらＰＳＷ ２０１の状態は、条件分岐命令で間
接的にチェックできる他は、特殊の転送命令でのみ参照
される。
でＥＵ２０３以外の構成は第一の実施例と同一である。
ＥＵ２０３内には整数演算の状態を示すフラグ、浮動小
数点演算の状態を示すフラグ、割込みや例外の制御なら
びに状態を示すフラグを含む３２ビット幅のＰＳＷ ２
０１を持つ。これらのフラグの状態は、マイクロプロセ
ッサ２００の内部状態を知る上で重要な情報である。し
かしながらＰＳＷ ２０１の状態は、条件分岐命令で間
接的にチェックできる他は、特殊の転送命令でのみ参照
される。
【００６９】ＰＳＷ ２０１はＥＵ２０３の内部バスを
介して、オペランド・データの転送と同様にＢＵ１０５
とデータの授受が可能なように構成される。
介して、オペランド・データの転送と同様にＢＵ１０５
とデータの授受が可能なように構成される。
【００７０】本実施例ではＥＵ２０３に対して、ＨＡＬ
Ｔ命令の実行処理が指定されるまでの動作は第一の実施
例と同一である。ＥＵ２０３はＰＣＥＵ１１３の内容を
バス・サイクルに対するアドレスとしてＢＵ１０５に転
送する。また、ＰＳＷ ２０１の内容がライト系バス・
サイクルの出力データとしてＢＵ１０５に転送される。
Ｔ命令の実行処理が指定されるまでの動作は第一の実施
例と同一である。ＥＵ２０３はＰＣＥＵ１１３の内容を
バス・サイクルに対するアドレスとしてＢＵ１０５に転
送する。また、ＰＳＷ ２０１の内容がライト系バス・
サイクルの出力データとしてＢＵ１０５に転送される。
【００７１】同時にＥＵ１０３からＳＴ２−ＳＴ０端子
１２３に１１１ｂを出力するバス・サイクルの起動要求
が発行される。データ・バス端子Ｄ３１−Ｄ０ １２２
にＰＳＷ ２０１の値を出力するために、ライト系のバ
ス・サイクルが起動される。
１２３に１１１ｂを出力するバス・サイクルの起動要求
が発行される。データ・バス端子Ｄ３１−Ｄ０ １２２
にＰＳＷ ２０１の値を出力するために、ライト系のバ
ス・サイクルが起動される。
【００７２】要求によって起動されたバス・サイクルい
おいてＴ１ステートの先頭から、アドレス・バス端子Ａ
３１−Ａ１ １２１にはＰＣＥＵ １１３の内容が、Ｓ
Ｔ２−ＳＴ０端子１２３には１１１ｂが、Ｒ／Ｗ（−）
端子１２５には０ｂがそれぞれ出力される。ＢＣＹＳＴ
（−）端子１２４は、他のバス・サイクルと同様にＴ１
期間中活性化される（０ｂにドライブされる）。
おいてＴ１ステートの先頭から、アドレス・バス端子Ａ
３１−Ａ１ １２１にはＰＣＥＵ １１３の内容が、Ｓ
Ｔ２−ＳＴ０端子１２３には１１１ｂが、Ｒ／Ｗ（−）
端子１２５には０ｂがそれぞれ出力される。ＢＣＹＳＴ
（−）端子１２４は、他のバス・サイクルと同様にＴ１
期間中活性化される（０ｂにドライブされる）。
【００７３】データ・バス端子Ｄ３１−Ｄ０ １２２に
は、Ｔ１ステートの中央からＢＵ１０５に転送されたＰ
ＳＷ ２０１の内容が出力される。
は、Ｔ１ステートの中央からＢＵ１０５に転送されたＰ
ＳＷ ２０１の内容が出力される。
【００７４】ＲＥＡＤＹ（−）端子 １２６の状態サン
プリング、ならびにバス・サイクルの終了保留制御につ
いては、第一の実施例と同一である。また、ホールト状
態の解除に関する制御についても第一の実施例と同一で
ある。
プリング、ならびにバス・サイクルの終了保留制御につ
いては、第一の実施例と同一である。また、ホールト状
態の解除に関する制御についても第一の実施例と同一で
ある。
【００７５】マイクロプロセッサ１００においてＨＡＬ
Ｔ命令が実行され、ホールト状態に遷移した後にＰＳＷ
の状態を知るためには、割込みを要求した上でその内容
を外部に掃き出すという処理が必要になる。
Ｔ命令が実行され、ホールト状態に遷移した後にＰＳＷ
の状態を知るためには、割込みを要求した上でその内容
を外部に掃き出すという処理が必要になる。
【００７６】一方本実施例では、ホールト表示サイクル
でＰＳＷ ２０１の状態がデータ・バス端子Ｄ３１−Ｄ
０ １２２に出力されるため、割込みの要求、状態掃出
し等の処理が不要になる。さらに、アドレス・バス端子
Ａ３１−Ａ１ １２１に出力されるＰＣＥＵ １１３の
内容と同様に、データ・バス端子Ｄ３１−Ｄ０ １２２
の状態はホールト状態中変化しない。したがって、ＰＳ
Ｗ ２０１の内容もＬＥＤ表示器などによって観測でき
る。
でＰＳＷ ２０１の状態がデータ・バス端子Ｄ３１−Ｄ
０ １２２に出力されるため、割込みの要求、状態掃出
し等の処理が不要になる。さらに、アドレス・バス端子
Ａ３１−Ａ１ １２１に出力されるＰＣＥＵ １１３の
内容と同様に、データ・バス端子Ｄ３１−Ｄ０ １２２
の状態はホールト状態中変化しない。したがって、ＰＳ
Ｗ ２０１の内容もＬＥＤ表示器などによって観測でき
る。
【００７７】本実施例におけるホールト表示サイクルの
タイミングを図５に示す。
タイミングを図５に示す。
【００７８】本実施例では、ホールト表示サイクルにお
いてアドレス・バス端子Ａ３１−Ａ１ １２１にＰＣＥ
Ｕ１１３の内容を、データ・バス端子Ｄ３１−Ｄ０ １
２２にＰＳＷ ２０１の内容を出力するような動作を行
う。しかし、ＥＵ２０３の制御を一部変更すること（ｅ
ｘ．マイクロプログラムの一部変更）で、容易に出力す
る内部資源を逆にすること、すなわちアドレス・バス端
子Ａ３１−Ａ１ １２１にＰＳＷ ２０１の内容を、デ
ータ・バス端子Ｄ３１−Ｄ０ １２２にＰＣＥＵ １１
３の内容を出力できる。
いてアドレス・バス端子Ａ３１−Ａ１ １２１にＰＣＥ
Ｕ１１３の内容を、データ・バス端子Ｄ３１−Ｄ０ １
２２にＰＳＷ ２０１の内容を出力するような動作を行
う。しかし、ＥＵ２０３の制御を一部変更すること（ｅ
ｘ．マイクロプログラムの一部変更）で、容易に出力す
る内部資源を逆にすること、すなわちアドレス・バス端
子Ａ３１−Ａ１ １２１にＰＳＷ ２０１の内容を、デ
ータ・バス端子Ｄ３１−Ｄ０ １２２にＰＣＥＵ １１
３の内容を出力できる。
【００７９】さらに、ＰＳＷ ２０１以外の内部資源を
アドレス・バス端子Ａ３１−Ａ１１２１あるいはデータ
・バス端子Ｄ３１−Ｄ０ １２２に出力する構成に容易
に変更できる。
アドレス・バス端子Ａ３１−Ａ１１２１あるいはデータ
・バス端子Ｄ３１−Ｄ０ １２２に出力する構成に容易
に変更できる。
【００８０】本実施例、ならびに第一の実施例における
ＢＵ１０５の構成、ならびに動作について図６を用いて
説明する。
ＢＵ１０５の構成、ならびに動作について図６を用いて
説明する。
【００８１】ＩＵ１０１からのバス・サイクル起動要求
信号ＦＲＥＱ、ＤＵ１０２からのＯＰＲＥＱ信号、ＥＵ
１０３からのＡＣＲＥＱ信号は、アクセスの優先順位に
従って調停され、バス・サイクルの種類を示すＡＣ３−
ＡＣ０信号、要求のタイミングを示すＡＣＳＴＢ信号に
分割される。
信号ＦＲＥＱ、ＤＵ１０２からのＯＰＲＥＱ信号、ＥＵ
１０３からのＡＣＲＥＱ信号は、アクセスの優先順位に
従って調停され、バス・サイクルの種類を示すＡＣ３−
ＡＣ０信号、要求のタイミングを示すＡＣＳＴＢ信号に
分割される。
【００８２】アドレスは内部バスＩＡＤ３１−ＩＡＤ
１、データは内部バスＤ３１−Ｄ０を経由してＢＵ１０
５に転送される。ＢＵ１０５がバス・サイクルを起動中
であり、新たなバス・サイクルの起動要求を受け付けら
れないことはＡＣＢＵＳＹ信号により各ユニットに通知
される。
１、データは内部バスＤ３１−Ｄ０を経由してＢＵ１０
５に転送される。ＢＵ１０５がバス・サイクルを起動中
であり、新たなバス・サイクルの起動要求を受け付けら
れないことはＡＣＢＵＳＹ信号により各ユニットに通知
される。
【００８３】図６において、アクセス要求レジスタ（Ａ
ＣＲと略す）１５１は、ＡＣ３−ＡＣ０信号をＡＣＳＴ
Ｂ信号によりラッチするレジスタ、アクセス要求バッフ
ァ（ＡＣＢと略す）１５２はバス・サイクルの状態を複
数信号より成るＴｓｔａｔｅ信号により検知しラッチさ
れた要求（ＡＣＲ３−ＡＣＲ０信号）をＳＴ２−ＳＴ０
端子１２３ならびにＲ／Ｗ（−）端子１２５をドライブ
するバッファである。
ＣＲと略す）１５１は、ＡＣ３−ＡＣ０信号をＡＣＳＴ
Ｂ信号によりラッチするレジスタ、アクセス要求バッフ
ァ（ＡＣＢと略す）１５２はバス・サイクルの状態を複
数信号より成るＴｓｔａｔｅ信号により検知しラッチさ
れた要求（ＡＣＲ３−ＡＣＲ０信号）をＳＴ２−ＳＴ０
端子１２３ならびにＲ／Ｗ（−）端子１２５をドライブ
するバッファである。
【００８４】アクセス要求デコーダ（ＡＣＤと略す）１
５４は、ラッチされた要求をデコードしリード系アクセ
スであることを示すＲＤ信号、ホールト表示サイクルで
あることを示すＨＬＴＤ信号等を発生するデコータであ
る。
５４は、ラッチされた要求をデコードしリード系アクセ
スであることを示すＲＤ信号、ホールト表示サイクルで
あることを示すＨＬＴＤ信号等を発生するデコータであ
る。
【００８５】ステート・シーケンサ（ＳＴＳＥＱと略
す）１５３は、バス・サイクルのＴステートを管理する
シーケンサでありＡＣＳＴＢ信号の検知により起動す
る。Ｔステートの状態は、複数ビットのＴｓｔａｔｅ信
号により他ブロックに通知される。
す）１５３は、バス・サイクルのＴステートを管理する
シーケンサでありＡＣＳＴＢ信号の検知により起動す
る。Ｔステートの状態は、複数ビットのＴｓｔａｔｅ信
号により他ブロックに通知される。
【００８６】現在バス・サイクルが完了していなけれ
ば、他ユニットにＡＣＳＴＢ信号を発生しないようにビ
ジー信号ＡＣＢＵＳＹを発生する。ＳＴＳＥＱ １５３
はＲＥＡＤＹ（−）端子１２６の状態を検知して、バス
・サイクルの終了を制御する。ホールト表示サイクルの
起動が要求されると、ＡＣＤ １５４がＨＬＴＤ信号を
発生し、ＲＥＡＤＹ（−）端子１２６の状態によるバス
・サイクルの終了待合せを行わないようにする。さらに
バス・サイクルの開始時にはＢＣＹＳＴ（−）端子１２
４をドライブする。
ば、他ユニットにＡＣＳＴＢ信号を発生しないようにビ
ジー信号ＡＣＢＵＳＹを発生する。ＳＴＳＥＱ １５３
はＲＥＡＤＹ（−）端子１２６の状態を検知して、バス
・サイクルの終了を制御する。ホールト表示サイクルの
起動が要求されると、ＡＣＤ １５４がＨＬＴＤ信号を
発生し、ＲＥＡＤＹ（−）端子１２６の状態によるバス
・サイクルの終了待合せを行わないようにする。さらに
バス・サイクルの開始時にはＢＣＹＳＴ（−）端子１２
４をドライブする。
【００８７】データ・ライト・レジスタ（ＤＴＷＲと略
す）１５５は、内部バスＩＤ３１−ＩＤ０上のデータを
ライト信号ＩＤＴＷＲよりラッチするレジスタ、データ
・バッファ（ＤＴＢと略す）１５６はＴｓｔａｔｅ信号
によりラッチされたデータをライト系のバス・サイクル
でデータ・バス端子Ｄ３１−Ｄ０ １２２にドライブす
るバッファである。データ・リード・レジスタ（ＤＴＲ
Ｒと略す）１５７はリード系バス・サイクルの終了をＴ
ｓｔａｔｅ信号により検知し、データ・バス端子Ｄ３１
−Ｄ０ １２２の状態をラッチし、リード信号ＩＤＴＲ
Ｄにより内部バスＩＤ３１−ＩＤ０にドライブするバッ
ファ機能付きのラッチである。
す）１５５は、内部バスＩＤ３１−ＩＤ０上のデータを
ライト信号ＩＤＴＷＲよりラッチするレジスタ、データ
・バッファ（ＤＴＢと略す）１５６はＴｓｔａｔｅ信号
によりラッチされたデータをライト系のバス・サイクル
でデータ・バス端子Ｄ３１−Ｄ０ １２２にドライブす
るバッファである。データ・リード・レジスタ（ＤＴＲ
Ｒと略す）１５７はリード系バス・サイクルの終了をＴ
ｓｔａｔｅ信号により検知し、データ・バス端子Ｄ３１
−Ｄ０ １２２の状態をラッチし、リード信号ＩＤＴＲ
Ｄにより内部バスＩＤ３１−ＩＤ０にドライブするバッ
ファ機能付きのラッチである。
【００８８】アドレス・レジスタ（ＡＤＲと略す）１５
８は、内部バスＩＡＤ３１−ＩＡＤ１上のアドレスをア
クセス要求ストローブ信号ＡＣＳＴＢによりラッチする
レジスタ、アドレス・バッファ（ＡＤＢと略す）１５９
はＴｓｔａｔｅ信号によりラッチされたアドレスをアド
レス・バス端子Ａ３１−Ａ１ １２１にドライブするバ
ッファである。
８は、内部バスＩＡＤ３１−ＩＡＤ１上のアドレスをア
クセス要求ストローブ信号ＡＣＳＴＢによりラッチする
レジスタ、アドレス・バッファ（ＡＤＢと略す）１５９
はＴｓｔａｔｅ信号によりラッチされたアドレスをアド
レス・バス端子Ａ３１−Ａ１ １２１にドライブするバ
ッファである。
【００８９】ＢＵ１０５により起動するバス・サイクル
の種類は、アクセス要求信号ＡＣ３−ＡＣ０の値を変更
するのみで対応でき、出力されるアドレスは内部バスＩ
ＡＤ３１−ＩＡＤ１の値により、ライト系バス・サイク
ルで出力されるデータは内部バスＤ３１−Ｄ０の値によ
り決定できるので、融通性の高いバス・サイクルの制御
が可能である。
の種類は、アクセス要求信号ＡＣ３−ＡＣ０の値を変更
するのみで対応でき、出力されるアドレスは内部バスＩ
ＡＤ３１−ＩＡＤ１の値により、ライト系バス・サイク
ルで出力されるデータは内部バスＤ３１−Ｄ０の値によ
り決定できるので、融通性の高いバス・サイクルの制御
が可能である。
【００９０】
【発明の効果】以上説明したように、本発明を用いるこ
とでホールト状態に遷移した時の内部状態を、アドレス
・バス端子およびデータ・バス端子を用いて外部に容易
に通知するマイクロプロセッサを実現できる。これらの
端子は、従来のマイクロプロセッサについても不可欠な
端子で、内部状態の通知のために端子が増加することは
ない。
とでホールト状態に遷移した時の内部状態を、アドレス
・バス端子およびデータ・バス端子を用いて外部に容易
に通知するマイクロプロセッサを実現できる。これらの
端子は、従来のマイクロプロセッサについても不可欠な
端子で、内部状態の通知のために端子が増加することは
ない。
【００９１】この発明を用いたマイクロプロセッサによ
り、プログラムはホールト状態に遷移した時点における
プログラム・カウンタや、プロセッサ・ステータス・ワ
ードの内容を、性格にかつ容易に知ることができるた
め、効率的なプログラム・デバッグを可能にする。
り、プログラムはホールト状態に遷移した時点における
プログラム・カウンタや、プロセッサ・ステータス・ワ
ードの内容を、性格にかつ容易に知ることができるた
め、効率的なプログラム・デバッグを可能にする。
【図１】本発明を用いた一実施例の構成を示す図であ
る。
る。
【図２】本発明を用いた別の実施例の構成を示す図であ
る。
る。
【図３】実施例におけるステータス信号ＳＴ２−ＳＴ０
の値に対応するバス・サイクルの意味の関係を示す図で
ある。
の値に対応するバス・サイクルの意味の関係を示す図で
ある。
【図４】第一の実施例におけるホールト表示サイクルの
タイミングを示す図である。
タイミングを示す図である。
【図５】第二の実施例におけるホールト表示サイクルの
タイミングを示す図である。
タイミングを示す図である。
【図６】第一，第二の実施例におけるバス・サイクル制
御ユニットの構成を示す図である。
御ユニットの構成を示す図である。
１００ マイクロプロセッサ １０１ 命令フェッチ・ユニット １０２ 命令デコード・ユニット １０３ 命令実行ユニット １０４ 実効アドレス計算ユニット １０５ バス・サイクル制御ユニット １１１ 命令フェッチ・ユニット用プログラム・カウ
ンタ １１２ 命令デコード・ユニット用プログラム・カウ
ンタ １１３ 命令実行・ユニット用プログラム・カウンタ １２１ アドレス・バス端子 １２２ データ・バス端子 １２３ ステータス出力端子 １２４ ＢＣＹＳＴ（−）信号出力端子 １２５ Ｒ／Ｗ（−）信号出力端子 １２６ ＲＥＡＤＹ（−）信号入力端子 １２７ クロック信号入力端子 １５１ アクセス要求レジスタ １５２ アクセス要求バッファ １５３ ステート・シーケンサ １５４ アクセス要求デコーダ １５５ データ・ライト・レジスタ １５６ データ・バッファ １５７ データ・リード・レジスタ １５８ アドレス・バッファ １５９ アドレス・バッファ
ンタ １１２ 命令デコード・ユニット用プログラム・カウ
ンタ １１３ 命令実行・ユニット用プログラム・カウンタ １２１ アドレス・バス端子 １２２ データ・バス端子 １２３ ステータス出力端子 １２４ ＢＣＹＳＴ（−）信号出力端子 １２５ Ｒ／Ｗ（−）信号出力端子 １２６ ＲＥＡＤＹ（−）信号入力端子 １２７ クロック信号入力端子 １５１ アクセス要求レジスタ １５２ アクセス要求バッファ １５３ ステート・シーケンサ １５４ アクセス要求デコーダ １５５ データ・ライト・レジスタ １５６ データ・バッファ １５７ データ・リード・レジスタ １５８ アドレス・バッファ １５９ アドレス・バッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−201737（ＪＰ，Ａ) 特開 平２−59828（ＪＰ，Ａ) 特開 昭51−140454（ＪＰ，Ａ) 特開 昭54−941（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/00,15/78
Claims (3)
- 【請求項１】 命令実行の中断あるいは一時的な停止を
行う命令を実行する機能を有するマイクロプロセッサに
おいて、前記命令の実行に応答してバス・サイクルを発
生する手段、前記バス・サイクルに同期して、特定のス
テータス信号を出力する第一の出力手段、およびプログ
ラム・カウンタの内容をアドレス・バスに出力する第二
の出力手段を有し、前記命令の実行によりプログラム・
カウンタの内容を外部に通知することを特徴とするマイ
クロプロセッサ。 - 【請求項２】 命令実行の中断あるいは一時的な停止を
行う命令を実行する機能を有するマイクロプロセッサに
おいて、前記命令の実行に応答してバス・サイクルを発
生する手段、前記バス・サイクルに同期して、特定のス
テータス信号を出力する第一の出力手段、およびプログ
ラム・カウンタの内容をデータ・バスに出力する第二の
出力手段を有し、前記命令の実行によりプログラム・カ
ウンタの内容を外部に通知することを特徴とするマイク
ロプロセッサ。 - 【請求項３】 請求項１記載のマイクロプロセッサにお
いて、前記バス・サイクルの発生手段によって発生され
たバス・サイクルに同期してプロセッサ・ステータス・
ワードの内容をデータ・バスに出力する第三の出力手段
を有し、前記命令の実行により、プログラム・カウンタ
およびプロセッサ・ステータス・ワードの内容を外部に
通知することを特徴とするマイクロプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03124242A JP3088129B2 (ja) | 1991-05-29 | 1991-05-29 | マイクロプロセッサ |
| US07/891,556 US5440700A (en) | 1991-05-29 | 1992-05-29 | Microprocessor including device for detecting predetermined instruction and generating bus cycle |
| DE69218493T DE69218493T2 (de) | 1991-05-29 | 1992-05-29 | Mikroprozessor mit Haltbefehl |
| KR1019920009274A KR100263262B1 (ko) | 1991-05-29 | 1992-05-29 | 마이크로프로세서 |
| EP92109137A EP0516172B1 (en) | 1991-05-29 | 1992-05-29 | Microprocessor with halt instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03124242A JP3088129B2 (ja) | 1991-05-29 | 1991-05-29 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04350732A JPH04350732A (ja) | 1992-12-04 |
| JP3088129B2 true JP3088129B2 (ja) | 2000-09-18 |
Family
ID=14880487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03124242A Expired - Lifetime JP3088129B2 (ja) | 1991-05-29 | 1991-05-29 | マイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5440700A (ja) |
| EP (1) | EP0516172B1 (ja) |
| JP (1) | JP3088129B2 (ja) |
| KR (1) | KR100263262B1 (ja) |
| DE (1) | DE69218493T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2720174B1 (fr) * | 1994-05-20 | 1996-08-14 | Sgs Thomson Microelectronics | Procédé pour tester le déroulement d'un programme d'instructions exécutées par un circuit intégré spécialisé, et circuit intégré spécialisé s'y rapportant. |
| WO1996038788A2 (en) * | 1995-05-31 | 1996-12-05 | Advanced Micro Devices, Inc. | Internal state dump mechanism for saving processor values during system testing |
| US5931956A (en) * | 1997-06-10 | 1999-08-03 | Atmel Corporation | Digital circuit using memory for monitoring signals for occurrences of predefined breakpoint conditions |
| US6321331B1 (en) * | 1998-04-22 | 2001-11-20 | Transwitch Corporation | Real time debugger interface for embedded systems |
| US20020188813A1 (en) * | 2001-05-04 | 2002-12-12 | Hugo Cheung | On-chip hardware breakpoint generator with comprehensive memory operation detection |
| US7010672B2 (en) * | 2002-12-11 | 2006-03-07 | Infineon Technologies Ag | Digital processor with programmable breakpoint/watchpoint trigger generation circuit |
| US7237151B2 (en) * | 2002-12-17 | 2007-06-26 | Texas Instruments Incorporated | Apparatus and method for trace stream identification of a processor reset |
| US20070169022A1 (en) * | 2003-06-18 | 2007-07-19 | Jones Anthony M | Processor having multiple instruction sources and execution modes |
| WO2009022371A1 (ja) * | 2007-08-16 | 2009-02-19 | Netcleus Systems Corporation | タスク処理装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592056B2 (ja) * | 1975-05-30 | 1984-01-17 | 松下電工株式会社 | マイクロコンピユ−タノ プログラムカウンタヒヨウジホウシキ |
| US4308581A (en) * | 1979-09-28 | 1981-12-29 | Motorola Inc. | Single step system for a microcomputer |
| JPS57157362A (en) * | 1981-03-25 | 1982-09-28 | Hitachi Ltd | Method and apparatus of execution path career data pickup for architecture program |
| JPH06103472B2 (ja) * | 1986-10-29 | 1994-12-14 | 日本電気株式会社 | デバツグ用マイクロプロセツサ |
| JPH01201737A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | マイクロプロセッサ |
| JPH0259828A (ja) * | 1988-08-24 | 1990-02-28 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ開発支援装置 |
| US5289587A (en) * | 1988-11-30 | 1994-02-22 | National Semiconductor Corporation | Apparatus for and method of providing the program counter of a microprocessor external to the device |
| EP0371418A3 (en) * | 1988-11-30 | 1991-09-04 | National Semiconductor Corporation | Apparatus for and method of providing the program counter of a microprocessor external to the device |
| US5134701A (en) * | 1989-02-10 | 1992-07-28 | Hewlett-Packard Co. | Test apparatus performing runtime replacement of program instructions with breakpoint instructions for processor having multiple instruction fetch capabilities |
| JPH03204737A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 信号処理プロセッサのデバッグ回路 |
-
1991
- 1991-05-29 JP JP03124242A patent/JP3088129B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-29 US US07/891,556 patent/US5440700A/en not_active Expired - Fee Related
- 1992-05-29 EP EP92109137A patent/EP0516172B1/en not_active Expired - Lifetime
- 1992-05-29 DE DE69218493T patent/DE69218493T2/de not_active Expired - Fee Related
- 1992-05-29 KR KR1019920009274A patent/KR100263262B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0516172A3 (en) | 1993-06-30 |
| KR920022094A (ko) | 1992-12-19 |
| KR100263262B1 (ko) | 2000-08-01 |
| DE69218493T2 (de) | 1997-10-09 |
| JPH04350732A (ja) | 1992-12-04 |
| EP0516172B1 (en) | 1997-03-26 |
| US5440700A (en) | 1995-08-08 |
| EP0516172A2 (en) | 1992-12-02 |
| DE69218493D1 (de) | 1997-04-30 |
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