JPH10240570A

JPH10240570A - マイクロプロセッサ及びその開発支援装置

Info

Publication number: JPH10240570A
Application number: JP9045787A
Authority: JP
Inventors: Kazuto Tsuzuki; 一人都築
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1997-02-28
Filing date: 1997-02-28
Publication date: 1998-09-11
Anticipated expiration: 2017-02-28
Also published as: JP3349911B2

Abstract

(57)【要約】【課題】パイプライン構成でキャッシュメモリ内蔵のマ
イクロプロセッサのデバッグ用のリアルタイムトレース
機能を有するマイクロプロセッサ及びその開発支援装置
を提供する。【解決手段】命令の読み出しサイクルに応じてこの命令
対応の整理番号であるタグ情報ＴＢを順次生成するカウ
ンタ１６，ＩＤＵ１３と、タグ情報ＴＢを順次保持する
キャッシュトレース制御回路１４と、タグ情報ＴＢを外
部に出力するセレクタ１７とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
及びその開発支援装置に関し、特にパイプライン構成及
び命令用キャッシュを有するマイクロプロセッサ及びそ
の開発支援装置に関する。

【０００２】

【従来の技術】マイクロプロセッサは、周知のように、
命令を解読して演算・制御動作を実行する演算装置であ
り、シリコンチップ上に実現される。近年のＬＳＩ技術
の発展及び市場のニーズの広範化・高度化に伴い高性能
化の一途を辿り、今日では語長が６４ビットの機種が商
品化されている。また、レジスタや演算回路及び制御回
路等の必須の構成要素の他にキャッシュメモリを内蔵し
たものも少なくない。キャッシュメモリは、公知のよう
にコンピュータの内部メモリに対する高速度と大容量と
いう二律背反的な要求を満足するため、中央処理装置
（ＣＰＵ）内部に設けた高速小容量のメモリである。

【０００３】また、演算の高速化のため、公知のパイプ
ライン構成を採用したマイクロプロセッサも広く使われ
るようになってきている。

【０００４】パイプライン構成は、ＣＰＵにおける命令
の取り出し段階と実行段階とを並列的に遂行させる先読
み方式を拡張したもので、各命令の処理過程を複数のス
テージに分割し、次々に命令を取り上げることにより各
ステージで待ち行列を作り、１つの算術論理演算機構が
これらのステージの処理を並列的に遂行させていく方式
である。

【０００５】上述のようなマイクロプロセッサの複雑化
に対応して、そのデバッグが問題化してきた。この種の
デバッグ手法としては、トレース，トラップ，シングル
ステップ等があるが、総体的なデバッグにはトレースが
適している。トレースは周知のように、デバッグ対象プ
ログラムを実行するＣＰＵあるいはマイクロプロセッサ
外部にトレースアナライザとトレースメモリを設けて行
う。トレースアナライザは、マイクロプロセッサが実行
する命令のアドレスを逐一トレースメモリに記憶してい
き、後にその記憶内容を解析することによりデバッグを
可能化する。

【０００６】従来、パイプライン構成でかつ命令キャッ
シュメモリを内蔵したマイクロプロセッサは、キャッシ
ュ機能使用時のリアルタイムトレースは、メモリアクセ
スがマイクロプロセッサの内部に留まり、トレースアナ
ライザはトレースに必要なデータを直接検知できない。
したがって、従来は、キャッシュメモリを無効化してト
レースを行うことが一般的であった。

【０００７】しかし、キャッシュメモリの無効化時には
有効時とマイクロプロセッサの動作が大幅に異なるため
正確なデバッグができない。この解決のため、キャッシ
ュメモリを有効状態に保持したままトレースを可能とす
るため、従来のキャッシュメモリ内蔵型マイクロプロセ
ッサは、命令の実行開始，分岐命令の発生及び分岐先ア
ドレスの静的指定可否の各々を外部に表示するための端
子を備えている。そして、従来のトレースアナライザ
は、予めプログラムを静的に解析した実行フローを保持
しており、上記各端子からの供給信号を手がかりに実行
フローに基づき動的な命令処理順序を組み立てる構成と
なっている。

【０００８】しかし、キャッシュ機能使用時のリアルタ
イムトレースは、上述のように、メモリアクセスがマイ
クロプロセッサの内部に留まり、トレースアナライザは
トレースに必要なデータを直接検知できず、例えば、分
岐命令実行時の分岐先アドレスが命令実行直前でないと
判断できないという理由により非常に困難であった。

【０００９】一般に、この種のマイクロプロセッサは、
キャッシュのヒットの検出用、あるいは命令実行に同期
した外部ブレークの割り込み要求発生用等に用いるため
の付加的な情報すなわちタグ情報を有している。しかし
ながら、このタグ情報をキャッシュメモリ内の命令実行
をトレースするためには使用していなかった。

【００１０】特開平６−１６１８１８号公報記載の従来
の第１のマイクロプロセッサをブロックで示す図９を参
照すると、この従来の第１のマイクロプロセッサは、タ
グアクセス比較部４１と、命令格納部４２とを備えるキ
ャッシュメモリ１０４と、比較回路１０５と、命令アド
レス発生回路１０６とを備える。

【００１１】この従来の第１のマイクロプロセッサは、
キャッシュメモリ１０４の保持するタグ情報を、命令読
出し毎に命令アドレス発生回路１０６が生成する命令ア
ドレスと、キャッシュメモリ１０４に予め格納されたア
ドレスとの比較回路１０５での比較用に使用する。いわ
ゆるキャッシュのヒットの検出用である。

【００１２】しかし、パイプライン実行、すなわち、先
行フェッチサイクルを行うときに、条件分岐命令等の実
行後の分岐の有無により、分岐実行の有無を判断するた
めには使用していない。

【００１３】特開平５−３３４０８２号公報記載の従来
の第２のマイクロプロセッサをブロックで示す図１０を
参照すると、この従来の第２のマイクロプロセッサは、
キャッシュメモリ１０４と、命令コード用タグ埋め込み
回路１０８と、命令コード用タグ検出回路１１０とを備
える。

【００１４】この従来の第２のマイクロプロセッサは、
タグ情報を、命令実行に同期して外部ブレークの割り込
み要求を発生させるために用いる。

【００１５】キャッシュメモリ内蔵のマイクロプロセッ
サでは、一度命令を読み込むとこの命令がヒットし続け
ている限り、外部バスからの命令読み込みサイクルすな
わちフェッチサイクルは発生しない。このため外部から
のブレーク割り込み要求は最初のフェッチサイクル時に
だけ入力可能であるので、命令用のキャッシュメモリに
加え、ブレーク割り込み要求のタグ情報をキャッシュメ
モリに付加し格納していた。

【００１６】また、上述したパイプライン実行時の条件
分岐の有無の問題に対応策としても上記タグ情報が役立
っていたが、あくまでもブレーク割り込み要求を命令実
行まで保持し、命令実行に同期してブレーク割り込みを
発生させるために使用している。

【００１７】つまり、キャッシュメモリ内の命令実行を
トレースするために使用することはできない。

【００１８】これら、従来の第１，第２のマイクロプロ
セッサでは、特に、条件付き分岐及びレジスタ間接分岐
命令の実行時の分岐先予測が困難であり、これらの推測
可能な構成にすると、マイクロプロセッサの実行時にお
けるリアルタイム性が失なわれたり、レジスタ書き込み
データの観測用手段が必要となり、また、高速な読み出
し方式が必要となる。

【００１９】その理由は、レジスタ間接分岐命令をトレ
ースするには、プロセッサ外部からプロセッサ内部のレ
ジスタへの書き込み情報を観測する必要があるからであ
る。命令実行と並行にレジスタの書き込み情報を推測す
る場合、内部動作がパイプラインで動作している最近の
マイクロプロセッサでは、命令実行を１クロックで行う
ため、１クロックでレジスタの値を観測する手段を必要
とする。仮にプロセッサにレジスタ観測用の専用の端子
を設けるとすると、レジスタのビット数＋数本の制御信
号用端子が必要となる。端子を多くしてパッケージを大
きくすることは、コスト面で不利である。

【００２０】次に、特開平５−２２４９８９号公報記載
の従来の第３のマイクロプロセッサ及びそのトレースア
ナライザをブロックで示す図１１を参照すると、この従
来の第３のマイクロプロセッサ２０１は、内蔵キャッシ
ュメモリが有効状態か否かを外部に表示するモード表示
端子２０７を備え、トレースアナライザ２０３はこの端
子２０７上のモード表示信号ＭＤの供給に応答してマイ
クロプロセッサのトレース方法を変更する。

【００２１】この従来の第３のマイクロプロセッサの注
目点は、レジスタ間接分岐命令の実行時に分岐先の予測
が、予めプログラムを解析した内容からでは判別がつか
ないため分岐時にブレーク割り込みを発生させる点であ
る。このブレーク割り込み処理中に、専用の出力サイク
ルを発生させて、レジスタの内容、すなわち分岐先を示
すプログラムカウンタの値を出力するため、本来のプロ
セッサの動作と異なりリアルタイム性を失うことにな
る。

【００２２】このように、マイクロプロセッサのユーザ
のバス端子を使い、外部バスサイクルの発生を保留させ
てレジスタの内容をプロセッサ外部から読み出し観測す
る場合、通常のフェッサイクル等のバスサイクル以外に
レジスタの状態を外部に出力するサイクルを発生するの
でリアルタイム性が失われる。

【００２３】マイクロプロセッサとバスの各々のバスサ
イクル間に発生するアイドルステート中にレジスタの値
をはきださせる方法もあるが、レジスタの値をユーザバ
ス端子からはきだすサイクルでプロセッサのバスサイク
ルが保留されるためプログラム自体の性能を悪化させて
しまう。

【００２４】

【発明が解決しようとする課題】上述した従来の第１及
び第２のマイクロプロセッサ及びその開発支援装置は、
外部バスサイクルの状態を記憶するリアルタイムトレー
ス機能を有するトレース方式において、キャッシュメモ
リを有効状態としこのキャッシュメモリがヒツトすると
外部バスサイクルとしてフェッチサイクルが発生せず、
一方、マイクロプロセッサの外部では命令実行アドレス
を知ることができないので、実際の実行中の命令を判断
できなくなるため、トレースメモリに記憶した情報か
ら、実行された命令を全て推測することができないとい
う欠点があった。

【００２５】また、特に、条件付き分岐及びレジスタ間
接分岐命令の実行時の分岐先予測が困難であり、これら
の推測可能な構成にすると、マイクロプロセッサの実行
時におけるリアルタイム性が失なわれたり、レジスタ書
き込みデータの観測用手段が必要となり、また、高速な
読み出し方式が必要となるという欠点があった。

【００２６】さらに、従来の第３のマイクロプロセッサ
及びその開発支援装置は、ユーザのバス端子を使い、外
部バスサイクルの発生を保留させてレジスタの内容をプ
ロセッサ外部から読み出し観測するので、通常のフェッ
サイクル等のバスサイクル以外にレジスタ状態の外部出
力専用サイクルが発生するためリアルタイム性が失われ
るという欠点があった。

【００２７】本発明の目的は、パイプライン構成でキャ
ッシュメモリ内蔵のマイクロプロセッサのデバッグ用の
リアルタイムトレース機能を有するマイクロプロセッサ
及びその開発支援装置を提供することにある。

【００２８】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、命令コードの供給に応答してこの命令コードの
指示を実行する命令実行ユニットと、外部メモリから読
み出した第１の命令を保持し第２の命令を出力する命令
用キャッシュメモリと、前記第１又は第２の命令をデコ
ードして前記命令コードを出力する命令デコードユニッ
トと、関連のバスを制御するバス制御ユニットとを備え
るマイクロプロセッサにおいて、前記第１の命令の読み
出しサイクルに応じてこの第１の命令対応の整理番号で
ある第１のタグ情報を順次生成するタグ情報生成手段
と、前記第１のタグ情報を順次保持し読み出し時に前記
第１のタグ情報対応の第２のタグ情報を出力するタグ情
報保持手段と、前記第１のタグ情報又は前記第２のタグ
情報を外部に出力するタグ情報出力手段とを備えて構成
されている。

【００２９】本発明のマイクロプロセッサの開発支援装
置は、上記マイクロプロセッサと、命令を保持している
外部メモリと、前記マイクロプロセッサが実行する命令
のアドレスを逐一記憶するトレースメモリと、全体を制
御するホストコンピュータとを備えるマイクロプロセッ
サの開発支援装置において、前記トレースメモリが、前
記外部メモリから命令の読出し時にこの命令対応の整理
番号である第１のタグ情報とアドレスバスの状態とステ
ータスバスの状態とデータバスの状態とを順次保持する
ことを特徴とするものである。

【００３０】

【発明の実施の形態】次に、本発明の第１の実施の形態
をブロックで示す図１を参照すると、この図に示す本実
施の形態のマイクロプロセッサ及びその開発支援装置
は、デバッグ対象のマイクロプロセッサ１と、この開発
支援装置のメインメモリ２と、マイクロプロセッサ１の
実行命令のアドレスを逐一トレースメモリに記憶してい
き後にその記憶内容を解析することによりデバッグを行
うトレーサ８とを備える。

【００３１】トレーサ８は、トレースメモリ４の内容を
解析するトレースアナライザ３と、マイクロプロセッサ
１の実行命令の内容をタグ情報と共に記憶するトレース
メモリ４と、ホストコンピュータであるパソコン５と、
システム全体のクロックを供給する発振器６と、各信号
の入出力インタフエース用のバッファ７Ａ〜７Ｇとを備
える。

【００３２】マイクロプロセッサ１の構成をブロックで
示す図２を参照すると、このマイクロプロセッサ１は、
内部アドレス，データバス１８，１９及び外部のデー
タ，アドレス，ステータスバス９，１０，２１を制御す
るバス制御ユニット（ＢＣＵ）１１と、命令コードを一
時格納する命令キャッシュ１２と、フエッチした命令コ
ードをデコードして命令コードＩＣ及びタグ情報を出力
する命令デコードユニット（ＩＤＵ）１３と、命令キャ
ッシュ１２に格納した命令コード対応のタグ情報を格納
するキャッシュトレース制御回路１４と、命令コードの
指示を実行する実行ユニット（ＥＸＵ）１５と、命令の
フエッチ毎にインクリメントするカウンタ１６と、セレ
クタ１７と、内部アドレスバス１８と、内部データバス
１９とを備える。

【００３３】キャッシュトレース制御回路１４の構成を
ブロックで示す図３を参照すると、このキャッシュトレ
ース制御回路１４は、タグ情報ＴＢを入力順に格納しこ
の格納順に出力する先入れ先出しメモリ（ＦＩＦＯ）１
４１を備える。

【００３４】次に、図１，図２及び本実施の形態の処理
フローをフローチャートで示す図４及びマイクロプロセ
ッサ１とトレーサ８との実行時のトレースデータの処理
内容の例を示す図５とを参照して本実施の形態の全体の
動作について説明すると、まず、開発支援装置内部のマ
イクロプロセッサ１が命令コードの読み込みを行う場
合、内部の命令キャッシュ１２に、予め命令コードがす
でに読み込まれているかどうか判別する（ステップＳ１
〜Ｓ５）。命令コードがすでに読み込まれている場合
は、命令キャッシュ１２から、また読み込まれていなけ
れば外部のメインメモリ２から命令コードを読み出す。
その場合開発支援装置は、トレースアナライザ３を経由
しトレースメモリ４に対して、バスサイクルの状態（デ
ータバス９の状態と、アドレスバス１０の状態と、ステ
ータス用バス２１の状態）と、マイクロプロセッサ１が
出力した整理番号であるタグ情報ＴＡを同時に書き込む
（ステップＳ６）。

【００３５】次にマイクロプロセッサ１は、読み込んだ
命令コードにトレースメモリ４に書き込まれたタグ情報
ＴＡと同一の内容のタグ情報ＴＢを付加し命令キャッシ
ュ１２へ書き込む（ステップＳ７〜Ｓ１０）。

【００３６】次に、命令キャッシュ１２に予め命令が読
み込まれていればこの命令キャッシュ１２から、読み込
まれていなければ、前述の内容のように命令コードと付
加したタグ情報ＴＢとをマイクロプロセッサ１内部のＥ
ＸＵ１５へと順次送り、ＥＸＵ１５はこれら命令を順次
実行する（ステップＳ１１）。この時、ＥＸＵ１５で確
実に実行される命令コードとタグ情報ＴＡとの組み合わ
せからタグ情報ＴＢ分を内部のキャッシュトレース制御
回路１４へ送り時系列順に保存して行く。

【００３７】この一連の動作において、マイクロプロセ
ッサ１が命令コードの読み込みサイクルすなわちフェッ
チサイクルの状態をトレースメモリ４に保存するのと同
様に、他のデータアクセスサイクルも時系列順に保存す
る。また、タグ情報ＴＡは外部バス９，１０，２１の状
態がフェッチサイクルになるたびにインクリメントされ
る。

【００３８】なお、説明の便宜上、本実施の形態では、
命令長は固定でかつ命令長はデータバス幅と等しいもの
とする。

【００３９】この一連の動作を繰り返すと、マイクロプ
ロセッサ１の内部のキャッシュトレース制御回路１４に
は図５（Ａ）に示すタグ情報ＴＢが、トレースメモリ４
には図５（Ｂ）に示すタグ情報ＴＡ，アドレスＡ，ステ
ータスＳ，データＤがそれぞれ蓄積される。

【００４０】このような内容が蓄積されている状態で、
命令実行中のマイクロプロセッサ１をブレーク割り込み
等の手法を使って、ユーザプログラムの実行を停止させ
る（ステップＳ１２）。その後、キャッシュトレース制
御回路１４から図５（Ａ）の内容のタグ情報ＴＢを、ト
レースメモリ４から図５（Ｂ）の内容のタグ情報ＴＡ，
アドレスＡ，ステータスＳ，データＤを、パソコン５の
メモリ上に読み出す（ステップＳ１３）。次に、このタ
グ情報ＴＢを基準に、図５（Ｂ）のタグ情報ＴＡを含む
バスサイクルの状態の並べ変えを行う（ステップＳ１
４）。命令コード部分の並べ変えは、タグ情報ＴＢ，Ｔ
Ａの各々の値が一致したものを、タグ情報ＴＢ順に、パ
ソコン５のメモリ上で並べ変える。

【００４１】ここで、再度図５を参照し具体例につい
て、一度命令キャッシュ１２が取り込んだ命令を分岐命
令の実行で反復する場合と、次に、一度命令キャッシュ
１２が取り込んだ命令を分岐命令で実行した場合につい
てそれぞれ説明する。

【００４２】図５（Ａ）を参照すると、タグ情報ＴＢが
００１，００２〜００Ａ，００Ｂになった後、００８，
００９と番号が回帰している。この部分が命令キャッシ
ュ１２に取り込まれた分岐命令により再度実行された箇
所である。

【００４３】まず、タグ情報ＴＢの００Ｂ，００８，０
０９で実行した命令が配置されているアドレスの検索方
法を説明すると、このアドレスを検索するには、図５
（Ｂ）のトレースメモリ４の内容を参照すればよい。す
なわち、トレースメモリのタグ情報ＴＡの００Ｂは、ア
ドレスＦＦＦＦ００２８Ｈの命令コード１１のＢｎｚ命
令（分岐命令）であることが分かる。同様に、タグ情報
ＴＡの００８はアドレスＦＦＦＦ００１ＣＨの命令コー
ド８のＡＤＤ命令であり、００９はアドレスＦＦＦＦ０
０２０Ｈの命令コード９のＳｕｂ命令である。

【００４４】次にデータアクセスサイクルのトレースに
ついて説明すると、図５（Ｂ）に示すタグ情報ＴＡが０
０７，００８，００８と並んでいる。最初の００８の所
がデータアクセスのトレース情報である。ここではアド
レスＦＦＦＦ１０００Ｈにデータ００００００００Ｈを
格納している。ここで、００８が２つ連続している理由
は、マイクロプロセッサが外部バスからフェッチを生起
した時のみタグ情報ＴＡのカウンタをインクリメントす
るためである。つまり、データアクセスの時にはカウン
トアップしないことになる。また、このデータアクセス
がどの命令で実行されたかの検索には、トレースメモリ
４の内容をタグ情報ＴＡの００８から００７，００６と
遡及することでタグ情報ＴＡ００２のストア命令を見つ
けることができる。この方法であれば、マイクロプロセ
ッサ１のリアルタイム性を失うこと無く命令キャッシュ
１２の活性化状態でのトレースが可能となる。

【００４５】次に、図１，図２及び図３を参照して本実
施の形態のマイクロプロセッサ１の動作の詳細について
説明すると、まず、ＥＸＵ１５に入力されるリセット信
号ＲＡをＬレベルにすることにより、ハードウェアの初
期化を行う。なお、もう１つのリセット信号Ｒは通常の
マイクロプロセッサにあるリセット信号とは異なり、後
述するようにブレーク割り込み要求等の開発支援装置に
関する初期化用の信号である。リセット信号ＲＡをＬレ
ベルにすると、ＥＸＵ１５はブレーク割り込み処理状態
になり、ブレーク割り込み応答信号ＴＰＫを一旦Ｌレベ
ルにし、キャッシュトレース制御回路１４を初期化す
る。

【００４６】また、ＥＸＵ１５は、セレクト信号ＳＬを
Ｌレベルに設定し、カウンタ１６をクリアする。同時
に、セレクト信号ＳＬのＬレベル設定に応答してセレク
タ１７は内部データバスＩＢＳをタグ情報ＴＡとして出
力する状態にする。その後、リセット信号ＲＡをＨレベ
ルにするとこのマイクロプロセッサ１はブレーク割り込
み処理を開始する。

【００４７】次にマイクロプロセッサ１が、ＢＣＵ１１
の出力するアドレスＡとステータスＳとをアドレスバス
１０とステータス用バス２１を経由して外部回路に対し
出力する。これにより、外部のメモリからデータバス９
を経由してブレーク割り込み処理用のプログラムフェッ
チを開始する。フェッチされた命令コードは、内部命令
コード用データバスＩＢ１を経由してＩＤＵ１３へ送ら
れ、ＩＤＵ１３は命令を解析する。次に、ＩＤＵ１３は
内部命令コード用データバスＩＢ２を経由してＥＸＵ１
５へ命令コードを送り、ＥＸＵ１５はこの命令を実行す
る。

【００４８】次に、ＥＸＵ１５がブレーク割り込み終了
用の専用命令を実行すると、セレクト信号ＳＬがＨレベ
ルになり、カウンタ１６に対するクリア要求を解除す
る。また、これと同時にセレクタ１７は、セレクト信号
ＳＬのＨレベルに応答して、カウンタ出力Ｎをタグ情報
出力ＴＡとして出力できる状態になる。以後、本来のユ
ーザプログラム実行を開始する。

【００４９】マイクロプロセッサ１は、前述したブレー
ク割り込み処理用のプログラムフェッチと同様に、予め
設定されたプログラムカウンタの値に基づいてアドレス
バス１０にアドレスＡを、ステータス用バス２１にステ
ータスＳをそれぞれ出力する。これらアドレスＡ，ステ
ータスＳの内容に基づき、外部のメモリからユーザプロ
グラムの命令をフェッチする。このサイクル中に、ＢＣ
Ｕ１１はカウンタ１６をカウントアップするためにカウ
ンタ用のクロックＣＫＮに１パルスの信号を送り、カウ
ンタ出力Ｎを”０”から”１”にカウントアップした値
を出力する。この値Ｎはセレクタ１７を経由してタグ情
報ＴＡとして外部に出力される。

【００５０】次に、マイクロプロセッサ１の内部では、
フェッチした命令コードをデータバス９を経由してＢＣ
Ｕ１１へ読み込む。ＢＣＵ１１では、命令コードにカウ
ンタ出力Ｎをタグ情報ＴＡとして付加する。

【００５１】この命令コードと付加されたタグ情報ＴＡ
を、内部命令コード用データバスＩＢ１と内部タグ情報
ＴＡＩとを経由して命令キャッシュ１２とＩＤＵ１３と
に送る。命令キャッシュ１２は、命令コードと付加タグ
情報ＴＡとを再度同一アドレスからの読み込み動作が発
生するまで保存する。ただし、命令キャッシュ１２の内
容の更新が発生した場合は、この命令コードと付加タグ
情報ＴＡは存在しなくなるため、１度フラッシュされた
命令を再度外部メモリから読み込む場合、タグ情報ＴＡ
は更新前の値と異る新しい値になる。ＩＤＵ１３は命令
コードとタグ情報ＴＡとを分離し、命令コードをＥＸＵ
１５へ内部命令コード用データバスＩＢ２を経由して送
る。また、タグ情報ＴＡをタグ情報ＴＢとしてキャッシ
ュトレース制御回路１４へ送ると同時に、タグ情報書き
込み制御信号ＣＴにより書き込み要求を行う。キャッシ
ュトレース制御回路１４は、図３に示すようにＦＩＦＯ
１４１を記憶素子として持っており、書き込み順に記憶
する。この一連の動作を反復することにより、タグ情報
ＴＢを順次格納して行く。

【００５２】この時、ＢＣＵ１１は、命令の読み込み毎
にカウンタ１６のカウントアップ用のクロックＣＫＮを
１パルス送る。

【００５３】これにより、タグ情報ＴＢは外部へのフェ
ッチサイクルの発生毎にインクリメントされる。また、
この反復動作中に、命令キャッシュ１２に命令コードと
タグ情報ＴＡが予め格納されていれば、外部のメモリか
らでは無く、この命令キャッシュ１２からこれら命令コ
ードとタグ情報ＴＡをＩＤＵ１３に送られる。

【００５４】次に、このキャッシュトレース制御回路１
４からのタグ情報ＴＢの読み出し手順について説明する
と、まず、トレースアナライザ３は、マイクロプロセッ
サ１に対して、ブレーク割り込み要求信号対応のリセッ
ト信号Ｒを出力してブレーク割り込み要求を行う。ＥＸ
Ｕ１５は、ブレーク割り込み要求を受け付けると、リセ
ット信号ＲＡの要求の受け付け動作と同様に、セレクト
信号ＳＬをＬレベルに、ブレーク割り込み応答信号ＴＰ
Ｋを一旦Ｌレベルに設定する。同時に、セレクト信号Ｓ
ＬのＬレベル設定に応答してセレクタ１７は内部データ
バスＩＢＳのデータをタグ情報ＴＡとして出力する状態
にする。キャッシュトレース制御回路１４は、タグ情報
読み出し信号ＲＤＥＮのレベルの制御に応答して、内部
データバスＩＢＳにタグ情報ＴＢを順次出力する。セレ
クタ１７はこのタグ情報ＴＢを外部に出力する。この読
み出し後、再度ユーザプログラムの実行対応の処理を行
えば、タグ情報ＴＢのキャッシュトレース制御回路１４
への書き込み可能状態に切り変えることができる。

【００５５】次に、再度図１及び図２を参照して本実施
の形態の開発支援装置全体の動作について詳述すると、
本実施の形態の開発支援装置は、パソコン５をホストと
した一般的な開発支援装置の形態を持っている。パソコ
ン５からシステム制御バス２３と、システムデータバス
２４を経由してトレースアナライザ３に対して制御を行
う。まず、リアルタイムトレースを行う場合、パソコン
５からトレースアナライザ３に対してリアルタイムトレ
ース可能な状態に設定を行う。

【００５６】トレースアナライザ３は、マイクロプロセ
ッサ１に対して、リセット信号ＲＡを供給して内部回路
の初期化を行なう。それと同時に、トレースメモリ４を
書き込み状態にするため、トレースメモリアドレスＡＴ
と、トレースメモリのＷＥ，ＯＥ，ＣＳ各信号を制御す
ることにより書き込み制御を行う。

【００５７】本実施の形態では、クロック毎にバスの状
態をトレースメモリ４に書き込み、かつ、トレースメモ
リアドレスＡＴは、リアルタイムトレースを開始した時
点からクロック毎にインクリメントする方式を用いる。
これによりトレースメモリ４には、データバス９，アド
レスバス１０，ステータス用バス２１，タグ情報ＴＡの
状態をクロック毎に書き込むことが可能となる。

【００５８】パソコン５からパソコン５のメモリ上に存
在する専用のプログラムであるデバッガにより、トレー
スアナライザ３のリセット信号ＲをＨレベルに設定する
と、マイクロプロセッサ１は、ブレーク割り込み処理状
態になるため、特定領域のプログラムフェッチを開始す
る。これにより、ブレーク割り込み処理用プログラムが
実行される。このブレーク割り込み処理プログラムによ
り、デバッガとのコミニケーションがトレースアナライ
ザ３を通して可能となる。この一般的な手法によりパソ
コン５からブレーク割り込み処理を終了させる要求を行
うと、ブレーク割り込み処理プログラムは、ブレーク割
り込み終了用の専用命令を実行する。

【００５９】これにより、今度はユーザプログラム実行
状態になり、予めブレーク割り込み処理中に、デバッガ
により書き換えられたプログラムカウンタが示すアドレ
スから命令フェッチを開始する。この結果、トレースメ
モリ４に、リアルタイムにトレース結果が格納される。

【００６０】次にトレースを終了させ、トレースメモリ
４とマイクロプロセッサ１からトレース結果の読み出し
を行なおうとした場合、デバッガからのブレーク割り込
み要求信号すなわちリセット信号Ｒをアクティブにす
る。

【００６１】マイクロプロセッサ１は、リセット信号Ｒ
のブレーク要求を受け付けるとブレーク割り込み処理を
開始する。詳細に付いては上述した通りであるが、ここ
でリセット信号ＲＡによるブレーク割り込み処理に入る
場合と、リセット信号Ｒのブレーク割り込み要求による
処理の場合との差異について述べる。リセット信号Ｒの
ブレーク割り込み要求による処理は一般的イベントブレ
ーク処理であり、命令の実行に同期してブレーク割り込
みを発生させ、ブレーク割り込み処理からユーザプログ
ラム処理を再開する場合に容易にする目的で使用され
る。一方、リセット信号ＲＡによるブレーク割り込み処
理は開発支援装置のハードウェアそのものの初期化で、
最初の状態を決めることが目的であるため特に命令の実
行に同期したブレーク割り込み要求ではない。

【００６２】上記処理によりブレーク割り込み処理が開
始されると、デバッガの制御により、トレースアナライ
ザ３は、データバス９，アドレスバス１０，ステータス
用バス２１をマイクロプロセッサ１の各対応のバスと切
り離すため、システムデータバス２４を経由してゲート
制御信号Ｇ１〜Ｇ４をＨレベルにする。これによってバ
ッファ７Ａ〜７Ｄはシステムデータバス２４にトレース
メモリ４のデータバス９Ａを接続する。これでマイクロ
プロセッサ１からの読み出しの準備が整う。

【００６３】トレースメモリ４の内容を読み出すため、
パソコン５はシステム制御バス２３を経由してトレース
メモリアドレスＡＴをトレースメモリ４の読み出し対象
のアドレスを送る。これと同時にトレースアナライザ３
はトレースメモリのＷＥ，ＯＥ，ＣＳ各信号を読み出し
状態にする。これによりデータバス９ＡにデータＤが出
力される。

【００６４】本実施の形態ではシステムデータの幅がト
レースメモリのデータ幅と同一または大きい構成を持つ
ため、１フレーム分のデータを一度で読み出すことが可
能となる。

【００６５】この一連の動作を反復しトレースメモリ４
のデータと、マイクロプロセッサ１からのタグ情報ＴＡ
とをパソコン５上のメモリに読み出し、専用プログラム
により上述した処理フローによるタグ情報と関連アドレ
ス，データの並べ変えを行い、ディスプレイ上に表示す
る。

【００６６】図３及び本実施の形態のキャッシュトレー
ス制御回路１４の動作をタイムチャートで示す図６を参
照すると、このキャッシュトレース制御回路１４は上述
したように、記憶素子としてＦＩＦＯ１４１を備え、基
本的にはＦＩＦＯの非同期系のアクセス方式が可能な構
成を持つ。マイクロプロセッサ１に供給するクロック周
波数と同一周波数のクロックＣＫを常に供給し、書き込
み時には、タグ情報書き込み制御信号ＣＴを１クロック
の間Ｈレベルにすることによりタグ情報ＴＢのＦＩＦＯ
１４１への書き込みを行う。

【００６７】次に、読み出す場合、タグ情報読み出し制
御信号ＲＤＥＮを１クロック間ＨレベルにするとＦＩＦ
Ｏ１４１からタグ情報ＴＢが１つ読み出される。この一
連の動作を反復することですべての内容の読み／書きが
可能となる。

【００６８】次に、本発明の第２の実施の形態を特徴づ
けるキャッシュトレース制御回路１４Ａをブロックで示
す図７を参照すると、この図に示す本実施の形態のキャ
ッシュトレース制御回路１４Ａの前述の第１の実施の形
態との相違点は、記憶素子としてＦＩＦＯの代わりにＳ
ＲＡＭ１４２を備え、その周辺回路として、カウンタ１
４３と、論理回路Ｇ１〜Ｇ５と、インバータＩ１とを備
えることである。

【００６９】次に、図７及び本実施の形態のキャッシュ
トレース制御回路１４Ａの動作をタイムチャートで示す
図８を参照して、最初にタグ情報の書き込みについて説
明すると、まず、ブレーク割り込み応答信号ＴＰＫをＨ
レベルにする。次に、リセット信号ＲＡをＬレベルにす
ると、カウンタ１４３にＡＮＤ回路Ｇ４はクリア信号Ｃ
ＬＲをＬレベルとしカウンタ１４３をクリアする。次
に、リセット信号ＲＡをＨレベルにすると、カウンタ１
４３にＡＮＤ回路Ｇ４はクリア信号ＣＬＲをＨレベルと
しカウンタ１４３のクリア状態を解除する。この時のカ
ウンタ１４３のカウント値ＮＴは”０”になっている。
次に予め、クロックＣＫをインバータＩ１で反転して反
転クロックＣＫＢを生成する。カウント値ＮＴをＳＲＡ
Ｍ１４２のアドレス端子に供給する。次に、タグ情報Ｔ
ＢをＳＲＡＭ１４２のデータ端子に供給する。

【００７０】このタイミングと同時にＳＲＡＭ１４２へ
の書き込みのためにタグ情報読み出し信号ＲＤＥＮをＬ
レベル、タグ情報書き込み制御信号ＣＴを１クロック間
Ｈレベルにし、クロックＣＫを供給する。すると、ＮＡ
ＮＤ回路Ｇ２はリード制御信号ＲＥをＬレベルに、ＮＡ
ＮＤ回路Ｇ３はライト制御信号ＷＥを１クロック間にＨ
レベルからＬレベル，ＬレベルからＨレベルに、ＣＳ信
号ＣＳをＮＯＲ回路Ｇ５を経由して１クロック間Ｌレベ
ルにそれぞれ設定する。これによりタグ情報ＴＢがＳＲ
ＡＭ１４２に書き込まれ、ＮＡＮＤ回路Ｇ３は出力のラ
イト制御信号ＷＥをＡＮＤ回路Ｇ１を経由してカウンタ
１４３へ送ると、カウンタ１４３はカウントアップし
て”１”になる。この動作を反復することによりタグ情
報ＴＢが入力順に蓄積される。

【００７１】次に、タグ情報の読み出し手順について説
明すると、まず、リセット信号ＲＡをＨレベルとし、マ
イクロプロセッサ１がブレーク割り込み要求を受け付け
ると、ブレーク割り込み応答信号ＴＰＫがＬレベルにな
る。これによりＡＮＤ回路Ｇ４はＬレベルのクリア信号
ＣＬＲを出力しカウンタ１４３をクリアする。次にブレ
ーク割り込み応答信号ＴＰＫがＨレベルになると、ＡＮ
Ｄ回路Ｇ４はクリア信号ＣＬＲをＨレベルとしてカウン
タ１４３のクリア要求を解除する。この時カウンタ１４
３は”０”でありＳＲＡＭ１４２にアドレス信号として
カウント値ＮＴを供給する。この時クロックＣＫ及び反
転クロックＣＫＢを供給する。このタイミングと同時に
タグ情報読み出し信号ＲＤＥＮを１クロック間Ｈレベル
に、タグ情報書き込み信号ＣＴを１クロック間Ｌレベル
にする。これにより、ＮＯＲ回路Ｇ５はＳＲＡＭ１４２
に供給するＣＳ信号を１クロック間Ｌレベルにし、ＮＡ
ＮＤ回路Ｇ３はライト制御信号ＷＥをＨレベルに、ＮＡ
ＮＤ回路Ｇ２はリード制御信号ＯＥをＨレベルからＬレ
ベルに，ＬレベルからＨレベルにそれぞれ設定する。こ
れにより、命令コード用のデータバスＩＢＳにタグ情報
ＴＢを１個出力する。ＮＡＮＤ回路Ｇ２は出力のリード
制御信号ＯＥをＡＮＤ回路Ｇ１を経由してカウンタ１４
３に送ると、カウンタ１４３はカウントアップして”
１”になる。この動作を反復することにより、ＳＲＡＭ
１４２全てのデータを読み出すことが可能となる。

【００７２】以上述べたように本発明は、命令キャッシ
ュ１２の有効化状態で、ユーザプログラムを実行しても
マイクロプロセッサのリアルタイム性を失うことが無く
デバッグのためのトレースの実行が可能である。

【００７３】その理由は、外部メモリ又は、命令キャッ
シュ１２から読み出された命令コードに付加したタグ情
報を、内部のＥＸＵ１５で実行直前に格納するからであ
る。なお、この動作は従来のパイプライン機能を持った
プロセッサの内部動作とは独立すなわち並行な動作とな
るため、マイクロプロセッサが持つ本来の高速性も失な
われることがない。またタグ情報は命令の実行順に格納
されているためユーザプログラムを実行し終わった後、
解析のためゆっくり読み出すことが可能であるためリア
ルタイム性も失なわれない。

【００７４】また、マイクロプロセッサの高速性を考慮
してトレース専用の端子を設ける場合、本発明では上記
専用端子の本数を最小にすることが可能である。

【００７５】その理由は、従来の方法はプロセッサのメ
モリ空間を前提に考ると、論理あるいは物理アドレスを
外部に出力しているため空間の表現可能な数量分のアド
レス端子を必要とするのに対し、本発明では以下のよう
に命令フェッチサイクル発生毎に各命令にタグ情報を付
加し、このタグ情報のデータ短縮機能を利用することに
より所要専用端子数を削減できるからである。

【００７６】例えば４Ｇのメモリ空間を持てば、従来の
技術ではアドレスで表現するため専用端子が３２本必要
であった。

【００７７】しかし、本発明では命令のフェッチサイク
ル発生毎に各命令毎にタグ情報を付けている。これによ
り、以下の各点を考慮すると端子数を減少させることが
可能となる。

【００７８】まず、第１に、プログラム領域が４Ｇバイ
ト全ての領域には無く、データ等を扱うワーク領域が存
在することである。

【００７９】第２に、実行命令単位でタグ情報を付加す
るため、命令長が長いものが多く存在する命令を有する
プロセッサには有効であることである。最近のＲＩＳＣ
チップでも最低２バイトか４バイトが一般的であり、仮
に４バイト長の命令１個でタグ１個使うとすると１／４
のビットで済む。換言すればメモリ空間を現わすアドレ
スに比べると、４倍の表現が可能となる。

【００８０】第３に、命令キャッシュ１２のヒット率が
高くなる様なプログラムであれば、このプログラムを一
旦命令キャッシュ１２の内部に読み込むと、内部の命令
コードの更新が無い限り外部に命令フェッチサイクルが
再度発生しないため、上記ヒット率とタグ情報のデータ
のビット幅が対応するということである。

【００８１】第４に、プログラム実行に関するトレース
結果の保存は、各開発支援装置の持つトレースメモリの
容量により、トレース履歴を保存する範囲に制限が生じ
ることからである。

【００８２】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサ及びその開発支援装置は、タグ情報生成手段
と、タグ情報保持手段と、タグ情報出力手段とを備え、
命令コードに付加したタグ情報を内部のＥＸＵでの実行
直前に格納するので、命令キャッシュの有効化状態で、
ユーザプログラム実行してもマイクロプロセッサのリア
ルタイム性は失われることが無く実行が可能であるとい
う効果がある。

【００８３】また、また、マイクロプロセッサの高速性
を考慮してトレース専用の端子を設ける場合、命令フェ
ッチサイクル発生毎に各命令にタグ情報を付加し、この
タグ情報のデータ短縮機能を利用することにより所要専
用端子数を最小にすることが可能であるという効果があ
る。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサ及びその開発支援
装置の第１の実施の形態を示すブロック図である。

【図２】本実施の形態のマイクロプロセッサの構成を示
すブロック図である。

【図３】本実施の形態を特徴ずけるキャッシュトレース
制御回路の構成を示すブロック図である。

【図４】本実施の形態のマイクロプロセッサ及びその開
発支援装置における動作の一例を示すフローチャートで
ある。

【図５】本実施の形態のマイクロプロセッサと開発支援
装置のトレース実行時のトレースデータの一例を示す図
である。

【図６】本実施の形態の動作の一例を示すタイムチャー
トである。

【図７】本発明のマイクロプロセッサ及びその開発支援
装置の第２の実施の形態を特徴ずけるキャッシュトレー
ス制御回路の構成を示すブロック図である。

【図８】本実施の形態の動作の一例を示すタイムチャー
トである。

【図９】従来の第１のマイクロプロセッサの一例を示す
ブロック図である。

【図１０】従来の第２のマイクロプロセッサの一例を示
すブロック図である。

【図１１】従来の第３のマイクロプロセッサ及びその開
発支援装置の一例を示すブロック図である。

【符号の説明】

１マイクロプロセッサ２メインメモリ３トレースアナライザ４トレースメモリ５パソコン６発振器７Ａ〜７Ｇバッファ８トレーサ９データバス１０アドレスバス１１ＢＣＵ１２命令キャッシュ１３ＩＤＵ１４，１４Ａキャッシュトレース制御回路１５ＥＸＵ１６カウンタ１７セレクタ１８内部アドレスバス１９内部データバス２１ステータスバス１４１ＦＩＦＯ１４２ＳＲＡＭ１４３カウンタＧ１〜Ｇ５論理回路Ｉ１インバータ

Claims

【特許請求の範囲】

【請求項１】命令コードの供給に応答してこの命令コ
ードの指示を実行する命令実行ユニットと、外部メモリ
から読み出した第１の命令を保持し第２の命令を出力す
る命令用キャッシュメモリと、前記第１又は第２の命令
をデコードして前記命令コードを出力する命令デコード
ユニットと、関連のバスを制御するバス制御ユニットと
を備えるマイクロプロセッサにおいて、前記第１の命令の読み出しサイクルに応じてこの第１の
命令対応の整理番号である第１のタグ情報を順次生成す
るタグ情報生成手段と、前記第１のタグ情報を順次保持し読み出し時に前記第１
のタグ情報対応の第２のタグ情報を出力するタグ情報保
持手段と、前記第１のタグ情報又は前記第２のタグ情報を外部に出
力するタグ情報出力手段とを備えることを特徴とするマ
イクロプロセッサ。
【請求項２】前記命令用キャッシュメモリが、前記第
１の命令と前記第１のタグ情報とを保持することを特徴
とする請求項１記載のマイクロプロセッサ。
【請求項３】前記命令デコードユニットが、前記第１
又は第２の命令をデコードして前記命令コードを生成す
るとともに前記第１のタグ情報を分離して前記タグ情報
保持手段に供給することを特徴とする請求項１記載のマ
イクロプロセッサ。
【請求項４】前記タグ情報保持手段が、前記第１及び
第２の命令のうちの前記命令実行ユニットが実行した方
の命令の前記第１のタグ情報を順次保持することをを特
徴とする請求項１記載のマイクロプロセッサ。
【請求項５】前記タグ情報保持手段が、前記第１のタ
グ情報を保持するＦＩＦＯを備え、前記バス制御ユニットに供給される第１のクロックと同
一周波数の第２のクロックに同期して前記第１のタグ情
報の書き込み及び前記第２のタグ情報の読み出しを行う
ことを特徴とする請求項１記載のマイクロプロセッサ。
【請求項６】前記タグ情報保持手段が、前記第１のタ
グ情報を保持するＳＲＡＭと、前記ＳＲＡＭのアドレス
生成手段と、前記ＳＲＡＭの書き込み読み込み手段とを
備え、前記バス制御ユニットに供給される第１のクロックと同
一周波数の第２のクロックに同期して前記第１のタグ情
報の書き込み及び前記第２のタグ情報の読み出しを行う
ことをを特徴とする請求項１記載のマイクロプロセッ
サ。
【請求項７】請求項１記載のマイクロプロセッサと、
命令を保持している外部メモリと、前記マイクロプロセ
ッサが実行する命令のアドレスを逐一記憶するトレース
メモリと、全体を制御するホストコンピュータとを備え
るマイクロプロセッサの開発支援装置において、前記トレースメモリが、前記外部メモリから命令の読出
し時にこの命令対応の整理番号である第１のタグ情報と
アドレスバスの状態とステータスバスの状態とデータバ
スの状態とを順次保持することを特徴とするマイクロプ
ロセッサの開発支援装置。
【請求項８】前記ホストコンピュータが、前記マイク
ロプロセッサの出力した第２のタグ情報に対応する前記
第１のタグ情報と前記第１のタグ情報対応の前記アドレ
スバスの状態と前記ステータスバスの状態と前記データ
バスの状態とを読み出し並べ変えて前記マイクロプロセ
ッサが実際に実行した命令の実行手順を再現することを
特徴とする請求項７のマイクロプロセッサの開発支援装
置。