JP2001147831A - デバッグ情報転送インターフェース - Google Patents

デバッグ情報転送インターフェース

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JP2001147831A
JP2001147831A JP2000299928A JP2000299928A JP2001147831A JP 2001147831 A JP2001147831 A JP 2001147831A JP 2000299928 A JP2000299928 A JP 2000299928A JP 2000299928 A JP2000299928 A JP 2000299928A JP 2001147831 A JP2001147831 A JP 2001147831A
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アラン エドワーズ デイビッド
Margaret Rose Gearty
ローズ ギアティー マーガレット
Glenn A Farrall
エイ． ファラール グレン
Atsushi Hasegawa
ハセガワ アツシ
Anthony Willis Rich
ウィリス リッチ アンソニー
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STMicroelectronics lnc USA
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Abstract

(57)【要約】 【課題】 デバッグ情報を転送する改良したインターフ
ェースを提供する。 【解決手段】 プロセッサとデバッグ回路とを有してお
り、デバッグ操作をサポートするためにプロセッサとデ
バッグ回路との間で情報を転送する専用のリンクを有す
るマイクロコンピュータが提供される。プロセッサがプ
ログラムカウンタ情報を供給し、それはデバッグ回路の
メモリマップ型レジスタ内に格納される。プログラムカ
ウンタ情報はプロセッサパイプラインのライトバックス
テージにあるプロセッサプログラムカウンタの値とする
ことが可能である。又、メッセージ情報を包含するトレ
ース情報が該専用のリンクを介して非侵略的な態様で転
送される。このマイクロコンピュータは単一の集積回路
として構成することが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、デバッグ用
プロセッサに関するものであって、更に詳細には、デバ
ッグ情報転送インターフェース技術に関するものであ
る。
【０００２】
【従来の技術】システム・オン・チップ（ＳＯＣ）装置
は公知である。これらの装置は、通常、プロセッサと、
１個又はそれ以上のモジュールとバスインターフェース
と、メモリ装置と、情報を通信するための１個又はそれ
以上のシステムバスとを包含している。マルチモジュー
ル及びそれらの通信はチップ内部において発生するもの
であるから、この情報に対するアクセスは、通常、ソフ
トウエア又はハードウエアにおいて問題が発生する場合
には困難なものである。従って、これらのシステムをデ
バッグ処理することは簡単なことではない。これらのＳ
ＯＣの発達の結果として、チップ上での性能をモニタし
且つ情報をトレースするために特別のデバッグシステム
が開発されている。このようなシステムは、典型的に、
シリアル通信を介してプロセッサへアクセスするデバッ
グツール及びデバッグソフトウエア等の専用のソフトウ
エア又はハードウエアを包含している。
【０００３】然しながら、ＳＯＣをデバッグ処理するこ
とは、通常、１つ又はそれ以上のプロセッサレジスタ又
はメモリ位置を侵略的モニタすることが行われる。メモ
リ位置へのアクセスは、時折、破壊的なものであり、且
つデバッグツールから読取られる位置へのデータアクセ
スはプロセッサの性能に対して阻害原因となる場合があ
る。同様に、プロセッサ、メモリ、又はその他のモジュ
ールに対するアクセスは、通常、システムバスを介して
行われ、且つ通常の動作を実施するためのシステムバス
に関しての使用可能な帯域幅を減少させる場合がある。
幾つかのデバッグシステムはプロセッサと同じクロック
速度で動作するものではなく、トレース情報を得ること
等のデバッグ特徴を使用することを可能とするためには
プロセッサの性能を遅滞化させることが必要となる場合
がある。プロセッサを遅滞化させるか又は休止させるこ
とによって、幾つかのタイプのエラーが再現されない場
合があり、従って検知するか又は補正することが不可能
な場合がある。更に、プロセッサの速度が速いために正
確な情報が全く得られない場合があり、又、情報がスキ
ュー即ち歪みが発生するか、又は欠落している場合があ
る。
【０００４】幾つかのシステムは時折デバッグユニット
又はモジュールと呼称されるプロセッサをデバッグする
専用の１つ又はそれ以上の機能的ユニットをＳＯＣ内に
包含している。然しながら、これらのユニットは、例え
ばトレース情報等の情報を得る場合にプロセッサの動作
に影響を与える。これらの装置は典型的にプロセッサよ
りも遅い速度で機能し、従ってそれらがプロセッサデー
タへアクセスする場合にプロセッサの動作に影響を与え
る。デバッグシステムはターゲットプロセッサ自身に関
するデバッグコードを稼動させることに依存しており、
このコードは、通常、デバッグされるものの中に組込ま
れている。従って、デバッグコードが存在することはメ
モリレイアウト及び命令ストリーム破壊の観点からは侵
略的なものである。
【０００５】インサーキットエミュレータ（ＩＣＥ）と
呼称されるその他のデバッグシステムはオンチップハー
ドウエアとマッチしており且つそれに対して接続され
る。従って、オンチップ接続が該エミュレータ上にマッ
ピングされ且つ該エミュレータ上においてアクセス可能
である。然しながら、エミュレータは幾つかの適用に対
しては法外に高価なものであり、全てのオンチップ速度
又は通信とマッチするものではない。従って、エミュレ
ータシステムは不適切である。更に、これらのシステム
は、通常、システムバスを介して情報を転送し、従って
必然的にプロセッサの性能に影響を与える。
【０００６】トラブルシューティング用の別の技術はロ
ジックステートアナライザ（ＬＳＡ）即ち論理状態解析
器を使用するものがあり、それは全てのオフチップ通信
の状態をモニタする集積回路のピンへ接続されている装
置である。ＬＳＡ装置は、通常、高価な装置であり、チ
ップ内部のピン情報へアクセスすることを可能とするも
のではない。要するに、プロセッサの内部状態をモニタ
し且つ非侵略的な態様で実時間状態及び実時間トレース
等のフィーチャを提供するためには不適切なものである
システムが多く存在している。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したデバッグ技術を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明によれば、プロセ
ッサとデバッグ回路とを動作結合させる専用のリンクが
提供され、該リンクはデバッグ操作をサポートするため
にプロセッサとデバッグ回路との間で情報を転送させ
る。１つの側面においては、該プロセッサはデバッグト
レースツールが非侵略的に、即ちメモリアクセス又はプ
ロセッサの実行パイプラインを乱すことなしに実行され
ることを必要とする情報を提供する。又、１つの側面に
おいては、プロセッサ内部クロック速度とマッチ即ち一
致する速度でプロセッサから情報が送信される。
【０００９】１つの側面においては、該プロセッサはこ
のリンクを介してデバッグ回路と通信を行う。更に、該
プロセッサと該デバッグ回路とを結合しているこのリン
クは、情報を通信するのに必要とされる物理的な線の数
を最小とさせる態様で使用されている。さらに、トレー
ス動作を実施するのに必要とされる情報が該リンクを介
して非侵略的な態様で転送される。１つの側面において
は、該プロセッサ及びデバッグ回路は単一の集積回路上
に位置させることが可能である。
【００１０】別の側面によれば、該プロセッサはデバッ
グ回路へプログラムカウンタ情報を供給する。別の側面
においては、プログラムカウンタ情報はデバッグ回路の
レジスタ内へ格納される。該レジスタは、オンチップの
システム及び／又は外部システムがプロセッサの性能に
影響を与えることなしにプログラムカウンタ情報へアク
セスすることが可能であるようにメモリマップ型とする
ことが可能である。デバッグ回路においてプログラムカ
ウンタ情報をシャドウイングさせることにより且つデバ
ッグ回路はプロセッサとは独立的に情報を処理すること
が可能であるので、プログラムカウンタ情報が他のシス
テムによってアクセスされる場合にプロセッサの性能が
影響されることはない。プログラムカウンタ情報を提供
することによって、デバッグ回路はデバッグの目的のた
めのトレースメッセージを作成することが可能である。
【００１１】本発明の１つの側面によれば、プログラム
カウンタのインクリメントは、デバッグ回路がプロセッ
サ内のプログラムカウンタをトラッキングすることを可
能とさせる信号をデバッグ回路へ送る。従って、全プロ
グラムカウンタの送信が必要なものではなく、プロセッ
サとデバッグ回路との間の通信線の数は最小とされてい
る。
【００１２】更に別の側面においては、本システムはプ
ロセッサの１つ又はそれ以上の状態を決定するためのウ
ォッチポイント（ｗａｔｃｈｐｏｉｎｔ）回路を提供し
且つプロセッサのトリガに関連する信号を探し出す。プ
ロセッサは、専用のリンクを介してプロセッサ状態の値
をデバッグ回路へ転送するように構成することが可能で
ある。本発明の１つの側面においては、プロセッサの内
部状態がデバッグ回路内のレジスタに対してマッピング
され、一方従来のシステムでは、通常、侵略的なソフト
ウエアがプロセッサの状態を決定することが必要であ
る。
【００１３】本発明の１つの側面によれば、ウォッチポ
イント即ち観察点の位置はプロセッサとデバッグ回路と
に位置されることでバランスされており、そのインター
フェースは、該情報へアクセスする線数を最小とするよ
うに構成されている。１つの側面においては、プロセッ
サにおけるトリガに関連しているウォッチポイント回路
がプロセッサ内に位置されている。例えば、オペランド
アドレス、命令値、命令アドレスに関連しているウォッ
チポイント回路がプロセッサ内に位置されている。
【００１４】本発明の別の側面においては、プロセッサ
がデバッグ回路へ処理識別情報を供給し、そのことはデ
バッグ回路において処理識別子値に基づいてフィルタ処
理を最適化させることが可能である。１つの側面におい
ては、該処理識別情報は通信線の数を最小とさせるため
にトレースデータ専用の線を介して転送される。
【００１５】更に、デバッグ回路はプロセッサをストー
ルさせるためのストール制御信号を供給することが可能
である。好適なことであるが、トレース情報は、デバッ
グ回路が付加的なトレース情報を受付けることが不可能
である場合の状態において保存される。更に、プロセッ
サは、プロセッサがストール即ち停止したことの表示を
提供することが可能である。更に、デバッグ回路はデバ
ッグ回路において例外が発生したことを表す例外表示信
号を供給することが可能である。
【００１６】これらの利点及びその他の利点は、単一の
集積回路上に実現したマイクロコンピュータによっても
たらされ、該マイクロコンピュータは、プロセッサとデ
バッグ回路と、該プロセッサ及びデバッグ回路を結合す
るシステムバスと、該プロセッサ及びデバッグ回路を結
合させる中心リンクとを有しており、該プロセッサは、
各々がオペランドアドレスと、命令アドレスと、性能ス
テータスのうちの少なくとも１つを包含するプロセサに
おける動作状態を各々が表す複数個の値を通信リンクを
介してデバッグ回路へ送信する構成とされている。
【００１７】１実施形態においては、複数個のビット値
のうちの少なくとも１つが命令値を包含するプロセッサ
における動作状態を表す。別の実施例においては、該プ
ロセッサは、更に、プロセッサのプログラムカウンタを
表すプログラムカウンタ値をデバッグ回路へ送信する構
成とされている。別の実施例においては、該プログラム
カウンタはプロセッサのパイプラインのライトバックス
テージにおけるプログラムカウンタの値に対応する値を
有している。
【００１８】プロセッサは、更に、ライトバックステー
ジにあるコンピュータ命令が有効なコンピュータ命令で
あることを表すステータスをデバッグ回路へ送信する構
成とすることが可能である。更に、プロセッサは、ライ
トバックステージにあるコンピュータ命令が分岐命令後
の最初の命令であることを表すステータスをデバッグ回
路へ送信する構成とさせることが可能である。プロセッ
サは、更に、実行した分岐命令のタイプを表すステータ
スをデバッグ回路へ送信する構成とすることが可能であ
る。
【００１９】１実施例においては、デバッグ回路は、実
行した分岐命令のタイプを表すトレースパケットを送信
する構成とされている。別の実施例によれば、該複数個
のビット値はプロセッサの実行前状態を表している。別
の実施例においては、プロセッサは、例外を検知した場
合に、該複数個のビット値の送信を抑止する構成とされ
ている。
【００２０】又、１実施例においては、プロセッサは、
更に、実行した命令のアドレス情報をデバッグ回路へ送
信する構成とされている。プロセッサは、更に、実行し
た命令のデータ情報をデバッグ回路へ送信する構成とす
ることが可能である。又、プロセッサは、更に、実行し
た命令の処理識別子情報をデバッグ回路へ送信する構成
とさせることが可能である。又、デバッグ回路はプロセ
ッサの動作を抑止させる信号、命令のフェッチを再開さ
せる信号、プロセッサをリセットさせる信号、デバッグ
回路において例外が発生したことを表す信号のうちの少
なくとも１つを包含するプロセッサ制御信号を送信する
ことが可能である。
【００２１】本発明の１実施例によれば、該複数個のビ
ット値のうちの少なくとも１つが、マッチ値と実行した
命令の一部との間のマッチ状態を表す。別の実施例によ
れば、該複数個のビット値のうちの少なくとも１つが、
マッチ値と実行した命令に応答してプロセッサによって
アクセスされるメモリアドレスとの間のマッチ状態を表
す。プロセッサは、更に、プロセッサのプログラムカウ
ンタのインクリメントを表す値をデバッグ回路へ送信す
る構成とすることが可能である。１実施例においては、
プロセッサは、更に、処理識別子の値における変更を表
す値をデバッグ回路へ送信する構成とすることが可能で
ある。
【００２２】本発明の別の側面によれば、単一の集積回
路上で実現されたマイクロコンピュータが提供され、該
マイクロコンピュータは、プロセッサと、デバッグ回路
と、該プロセッサ及びデバッグ回路を結合するシステム
バスと、該プロセッサ及びデバッグ回路を結合する通信
リンクとを有している。プロセッサは該通信リンクを介
してプロセッサのプログラムカウンタを表すプログラム
カウンタ値をデバッグ回路へ送信する構成とされてい
る。プログラムカウンタはプロセッサのパイプラインの
ライトバックステージにおけるプログラムカウンタの値
に対応する値を有することが可能である。又、プロセッ
サは、更に、ライトバックステージにあるコンピュータ
命令が有効なコンピュータ命令であることを表すステー
タスをデバッグ回路に送信する構成とするが可能であ
る。別の実施例によれば、プロセッサは、更に、ライト
バックステージにあるコンピュータ命令が分岐命令後の
最初の命令であることを表すステータスをデバッグ回路
へ送信する構成とされる。
【００２３】別の実施例によれば、プロセッサは、更
に、プロセッサのプログラムカウンタのインクリメント
を表す値をデバッグ回路へ送信する構成とされる。別の
実施例によれば、プロセッサは、更に、処理識別子値を
デバッグ回路へ送信する構成とされる。別の実施例によ
れば、プロセッサは、更に、現在の処理識別子値が前に
実行した命令の処理識別子値と異なるものであることを
表す信号をデバッグ回路へ送信する構成とされる。別の
実施例によれば、デバッグ回路は、メモリマップ型レジ
スタ内にプロセッサのプログラムカウンタを格納する構
成とされる。
【００２４】
【発明の実施の形態】本発明の１実施例を特に図１を参
照して説明する。図１は集積回路装置即ち上述したシス
テム・オン・チップ（ＳＯＣ）１０１のブロック図を示
している。この回路は、システムバス１０５によって相
互接続されているプロセッサ１０２及びデバッグ回路又
はモジュール１０３を有することが可能である。システ
ムバス１０５は、例えば、装置１０１のモジュール間に
おいて動作情報を通信するために使用される従来のプロ
セッサバス、パケットスイッチ、又はその他の通信媒体
とすることが可能である。例えば、読取、書込、スワッ
プ等の動作は、モジュール間において実施される典型的
な動作である。
【００２５】プロセッサ１０２は１つ又はそれ以上のプ
ロセッサ命令を読取り且つ実行し且つデータに関して演
算を行うべく適合されている装置である。プロセッサ１
０２は多数のデータ供給源（不図示）からデータを読取
り、且つ１つ又はそれ以上のデータ格納部（不図示）ヘ
データを書込むことが可能である。これらのデータ供給
源及び格納部は、ランダムアクセスメモリ（ＲＡＭ）、
ハードディスク制御器を介してアクセス可能なコンピュ
ータハードディスク、１つ又はそれ以上の通信リンクを
介してアクセス可能な格納部、又はデータを供給するか
又は格納する構成とされた任意の装置とすることが可能
である。これらの格納装置は、システムバス１０５を介
して直接的にアクセスすることが可能であるか、又は外
部通信リンクを介してアクセスすることが可能である。
プロセッサ１０２は例えば汎用コンピュータシステムに
おいて稼動するプロセッサ等の汎用プロセッサ、又は特
定目的のために適合されている専用のプロセッサとする
ことが可能である。理解すべきことであるが、任意のタ
イプのプロセッサ及び任意の数のプロセッサを使用する
ことが可能である。
【００２６】通信リンク１０４はプロセッサ１０２をデ
バッグ回路１０３へ結合させ、且つシステムバス１０５
とは別である。通信リンク１０４は、これらに制限され
るべきものではないが、ワイヤ、光学的リンク等を包含
するプロセッサ１０２へ信号を転送することが可能な任
意の媒体とすることが可能である。リンク１０４は、プ
ロセッサ１０２からデバッグ回路１０３へデバッグ情報
を転送させ、且つデバッグ回路１０３からプロセッサ１
０２へ状態及びプロセッサ制御情報を転送すべく構成さ
れている。又、１つ又はそれ以上の専用リンク１０４を
介してデバッグ回路１０３へ接続されている１つを超え
る数のプロセッサ１０２を設けることが可能である。
【００２７】本発明の１つの側面においては、プロセッ
サ１０２がリンク１０４を介してデバッグ回路１０３へ
プログラムカウンタ情報を供給し、且つこの情報をプロ
セッサ１０２のパイプライン性能、メモリアクセス、又
はシステムバス１０５の性能に影響を与えることのない
ような態様でこの情報を供給する。プログラムカウンタ
は実行中の命令を一次的に識別するために使用されるプ
ロセッサ１０２によって維持される識別子である。プロ
セッサ１０２は、通常、命令をローディングし且つ実行
する場合にプログラムカウンタを使用し、当該技術分野
において公知である。
【００２８】プログラムカウンタ情報は、トレースメッ
セージを形成するためにデバッグ回路１０３によって使
用することが可能であり、又はその他のデバッグ目的の
ために使用することが可能である。デバッグ動作をサポ
ートするために、例えば処理識別子情報、プロセッサの
動作状態を表すビット値等のその他のタイプの情報を供
給することが可能である。
【００２９】デバッグ回路１０３は外部システム１０６
が集積回路１０１内のデバッグ情報へアクセスすること
を可能とするためにデバッグ回路１０３は外部システム
１０６と通信することが可能である。例えば、デバッグ
回路１０３は、例えば、シリアルポート、ＪＴＡＧ（Ｉ
ＥＥＥ１１４９．１ａ−１９９３によって定義されてい
る）、又はその他のインターフェースを介して任意の態
様で外部システム１０６と通信を行うことが可能であ
る。デバッグ回路１０３又はモジュールは、オンチップ
デバッグ機能を実行する回路又はプロセッサ実行用コー
ドとすることが可能である。通常、外部システム１０６
は、例えばマイクロソフトウインドウズオペレーティン
グシステムを稼動しているインテルプロセッサをベース
としたパソコン、又はユニックスをベースとしたシステ
ム等の汎用コンピュータである。尚、インテルはインテ
ルコーポレイションの登録商標であり、マイクロソフト
及びウインドウズはマイクロソフトコーポレイションの
登録商標である。理解すべきことであるが、任意のコン
ピュータ又はオペレーティングシステムを使用すること
が可能である。
【００３０】外部システム１０６は、通常、「ソフトウ
エアバックプレーン」として当該技術分野において言及
されるソフトウエアプログラムを実行し、その場合に例
えば集積回路１０１等のデバッグされるべきターゲット
システムへアクセスするために、デバッグツールはこの
バックプレーンに対するソフトウエアインターフェース
に関して動作する。外部システム１０６は、高性能の態
様で集積回路１０１へアクセスするためにメモリ内のプ
ロセッサを包含する外部ハードウエアを有することが可
能である。ユーザは、通常、プロセッサ１０２上で実行
するソフトウエアプログラムをデバッグするために外部
システム１０６とインターフェースする。一方、外部シ
ステム１０６はハードウエアのみのシステム（例えば、
ロジックアナライザ）であるか又はソフトウエアとハー
ドウエアとの組合わせとすることが可能である。理解す
べきことであるが、外部システム１０６は回路１０１の
情報をアクセスする任意の装置とすることが可能であ
る。
【００３１】図２は本発明の１実施例に基づく通信リン
クを示している。通信リンク２１５は動作上プロセッサ
１０２とデバッグ回路１０３とを結合させる。リンク２
１５はプロセッサ１０２と回路１０３とを直接的に結合
させることが可能であり、又は１つ又はそれ以上の中間
の回路を介して経路付けさせることが可能である。通信
リンク２１５はデバッグ回路１０３に対して１つ又はそ
れ以上のプロセッサを接続させるか、又はデバッグ回路
１０３とその他のプロセッサとの間のマルチリンクを実
現することが可能である。
【００３２】プロセッサ１０２はデバッグ回路１０３へ
プログラムカウンタ２０１を送信する構成とすることが
可能であり、その場合にデバッグ回路１０３は１つ又は
それ以上のレジスタ２１３内にプログラムカウンタを格
納する。プログラムカウンタ２０１は、例えば、プロセ
ッサ１０２におけるプログラムカウンタの寸法に対応す
る３２ビット値とすることが可能である。異なるデバッ
グ特徴をサポートするために、プロセッサ１０２の動作
期間中にプログラムカウンタをトラッキングするために
プロセッサ１０２がデバッグ回路１０３へ充分な情報を
供給することが有益的な場合がある。
【００３３】プロセッサ１０２は、又、プログラムカウ
ンタ２０１の値が有効なものであることを表すＰＣ有効
信号２０２を供給する。１実施例によれば、ＰＣ有効信
号２０２は、プログラムカウンタがプロセッサ１０２の
パイプラインのライトバックステージにおける有効な命
令であることを表す。ＰＣ有効信号２０２は単一ビット
値とすることが可能である。プロセッサ１０２は、又、
ＰＣ分岐信号２０３を送信し、それはライトバックステ
ージにあるプログラムカウンタが分岐後の最初のプログ
ラムカウンタであることを表す。ＰＣ分岐信号２０３は
単一ビット値とすることが可能である。プログラムカウ
ンタをトラッキングすることは、明確に分岐を取ること
の決定が使用可能である場合にプロセッサパイプライン
の点において新たなプログラムカウンタ値が入手可能で
あることを確保し、従って、プロセッサがデバッグ回路
に対してＰＣ分岐信号２０３を示すと、プロセッサはプ
ロセッサ１０２デバッグ回路１０３通信点における現在
のパイプラインプログラムカウンタではなく、該プログ
ラムカウンタを正確に検知する。
【００３４】分岐タイプ２０４は、最近実行された分岐
のタイプを表す。例えば、分岐タイプ信号２０４は、分
岐後の第一命令がパイプラインのライトバックステージ
に到達する場合にアサート即ち活性化される。分岐タイ
プは、条件付き分岐、無条件つき分岐、例外からの復帰
（ＲＴＥ）分岐、及び当該技術分野において公知の如
く、トラップローンチ（ｔｒａｐ ｌａｕｎｃｈ）分
岐、インタラプトローンチ（ｌａｕｎｃｈ）分岐等を包
含するその他のタイプの分岐を包含することが可能であ
る。分岐タイプ２０４は、ソフトウエアにおけるエラー
の位置を決定する場合、又はカバレッジ解析ツール、コ
ールグラフ（ｃａｌｌ ｇｒａｐｈ）プロファイル、ト
レース解析ツール、又はコンパイラフィードバックツー
ルに対する分岐情報を供給する場合に有用である。例え
ば、第一命令がライトバックステージに到達する場合の
プログラムカウンタの値及び分岐タイプ信号を供給する
ことによって、ツール等の外部システム１０６は分岐ト
レースを実行するのに必要な情報を有している。ソフト
ウエアプログラムの性能を評価するために、どのタイプ
の分岐が発生したか及びそれらの周波数は何かを知るこ
とが有用である場合もある。デバッグ回路は、分岐タイ
プ２０４に基づいて異なるデバッグ情報を外部システム
１０６へ供給することも可能である。
【００３５】例えば、分岐タイプ２０４は２ビット値と
することが可能であり、「００」の値は条件付き分岐に
対応しており、「０１」は無条件分岐に対応しており、
「１０」はＲＴ分岐に対応しており、「１１」はその他
の全ての分岐に対応している。理解すべきことである
が、その他のデータ寸法及びコードを使用することが可
能である。
【００３６】データ信号２０５は多数の異なるタイプの
データをデバッグ回路１０３へ運ぶことが可能である。
例えば、「格納」命令と関連するデータはデバッグ回路
へ転送させることが可能であり、又新ＡＳＩＤ信号２０
６が新しいＡＳＩＤがデータバス上に存在していること
を表す場合には、新ＡＳＩＤ又は処理識別子値を送信す
ることが可能である。アドレススペース識別子（ＡＳＩ
Ｄ）は、通常、複数個の仮想メモリモードでマルチタス
ク動作期間中にメモリ保護を実施するために使用され
る。従って、各処理はそれ自身の仮想メモリ（及び一時
的なＡＳＩＤ値）を有しており、且つ、当該技術分野に
おいて公知の如く、別の処理又はオペレーティングシス
テムのカーネルの資源へアクセスすることから阻止され
る。
【００３７】異なるデータタイプに対してデータバスを
使用することは通信リンク２１５を実現するために必要
なワイヤの数を最小とさせる。データ信号は又オペラン
ドアドレス情報及びオペランドデータを運ぶことも可能
である。例えば、データ信号２０５は６４ビット値とす
ることが可能であり、３２ビットはオペランドアドレス
情報用に使用され且つ３２ビットはオペランドデータ用
に使用され又は単に６４ビットのデータが使用される。
【００３８】サイズ（Ｓｉｚｅ）２０７は、デバッグ回
路１０３へエクスポートされたデータの寸法を表す信号
である。データ寸法は、例えば、３ビット値とすること
が可能である。状態値２０８はプロセッサ１０２は１つ
又はそれ以上の状態を表す１つ又はそれ以上の信号を包
含することが可能である。例えば、ウォッチポイントチ
ャンネルはプロセッサ１０２内において画定することが
可能であり、それはレジスタを例えばコンピュータのメ
モリにおいてアクセスされたデータアドレス、システム
バス１０５上で見つかったモジュールのアドレス、プロ
セッサによって実行されるオペランドのアドレス、又は
１つ又はそれ以上の所定値によってマッチさせることの
可能なプロセッサにおける任意のその他の情報と比較す
る。ウォッチポイントチャンネルはマッチングメカニズ
ムを有しており、プロセッサ１０２内のデータへ書込ま
れたデータ値は命令アドレス、命令値、オペランドアド
レス、性能カウンタ、イベントカウンタ等を包含するプ
ロセッサ１０２内のデータ値と比較される。
【００３９】マッチした場合には、ウォッチポイントチ
ャンネルと関連する制御器が、通信リンク２１５を介し
てデバッグ回路１０３へ信号を供給することが可能であ
る。この信号は状態値２０８で通信されたプロセッサ１
０２内の特定のウォッチポイントチャンネル状態を表す
状態ビットの形態を取ることが可能である。又、ウォッ
チポイントチャンネルに対応する状態ビット値はデバッ
グ回路１０３によって異なるデバッグ操作を行うために
一体的に結合させることが可能であり、且つこれらの状
態ビット値も通信させることが可能である。
【００４０】同様の態様で、デバッグ回路１０３はデバ
ッグ操作において使用するために多数の状態値２１０を
プロセッサへ供給することが可能である。特に、デバッ
グ回路１０３はプロセッサ１０２において特定のイベン
トをトリガするための前提条件として動作する多数のビ
ット値を供給することが可能である。これらのイベント
はデバッグ回路１０３によって受取られるべきトレース
情報又はその他の状態情報を発生することが可能であ
る。
【００４１】更に、ウォッチポイントチャンネルはプロ
セッサ１０２をしてトレースパケットを発生させること
が可能であり、且つ、幾つかの場合においては、例外を
発生させることが可能である。ウォッチポイントチャン
ネル自身も、それらが状態情報を発生するか否かを決定
する前提条件、マッチが特定のウォッチポイントに対し
て発生するか否かを表すマッチ条件、及びウォッチポイ
ントチャンネルマッチに基づいてアクションが発生する
か否か及びどのタイプのアクションが発生するかを決定
するアクション条件を有することが可能である。
【００４２】上述したように、多数のウォッチポイント
をプロセッサ１０２及びデバッグ回路１０３の両方にお
いて定義することが可能である。これらのウォッチポイ
ントはプロセッサ１０２か又はデバッグ回路１０３のい
ずれかに位置されたデータラッチ内に格納される状態値
を決定することが可能である。１つのデータラッチの出
力は別のラッチに対する入力として機能することが可能
であり（それらは「チェーン化」させることが可能であ
る）、又はウォッチポイントチャンネルに対する前提条
件として機能することが可能である。ウォッチポイント
及びデータラッチのこれら及びその他の特徴に付いては
１９９９年１０月１日付で出願した発明者Ｄ． Ｅｄｗ
ａｒｄｓ， ｅｔ ａｌ．の発明の名称が「マイクロコ
ンピュータデバッグアーキテクチャ及び方法（ＭＩＣＲ
ＯＣＯＭＰＵＴＥＲ ＤＥＧＵＧＡＲＣＨＩＴＥＣＴＵ
ＲＥ ＡＮＤ ＭＥＴＨＯＤ）」の同時係属中の米国特
許出願（代理人ドケット番号９９−ＴＫ−２６３）にお
いてより詳細に記載されており、その特許出願を引用に
より本明細書に取込む。
【００４３】プロセッサ１０２は、又、ＣＰＵモード２
０９を送信することが可能であり、それは、プロセサ１
０２がユーザモードにあるか又はスーパーバイザーモー
ドにあるかを表す。ＣＰＵモード２０９情報は、発生さ
れるトレースメッセージの量を制限するために、例えば
トレースメッセージの作成等のイベントをトリガするた
めの前提条件としてデバッグ回路１０３によって使用す
ることが可能である。
【００４４】ストール（ｓｔａｌｌ）信号２１１は、プ
ロセッサ１０２がその実行パイプラインをストール即ち
停止させるべきであることを表す。ストール済信号２１
２は、デバッグ回路１０３に対してパイプラインがスト
ールしたことを表す。これらの表示２１１，２１２は、
プロセッサ１０２とデバッグ回路１０３との間での流れ
制御を実行する上で有用である。例えば、プロセッサ１
０３はデバッグ回路１０３の格納容量を超えてトレース
情報を発生する場合があり且つ付加的なトレース情報を
発生させることが不可能であるように、プロセッサ１０
２のパイプラインの実行をストールさせることを表示す
る。デバッグ回路１０３は、例えば、トレースバッファ
が満杯となる前にある数のエントリ内になる場合にプロ
セッサ１０２をストールさせることが可能である。従っ
て、デバッグ回路１０３はトレース情報を失うことを回
避することが可能である。ストール信号２１１及びスト
ール済信号２１２は、各々、１ビット値とすることが可
能である。
【００４５】デバッグ回路１０３は、又、通信リンク２
１５を介して受取った情報を外部システム１０６へ送信
するように構成することが可能である。このような情報
はトレース情報、タイミング情報、プログラムカウンタ
の値、デバッグ目的のための同様のものを包含すること
が可能である。例えば、トレースメッセージは異なるウ
ォッチポイントヒットに基づいて発生させることが可能
であり、且つこれらのトレースメッセージは例えば図１
−３及び５に示したリンク１０４，２１５，３１３，５
２２等のデバッグ回路−プロセッサ通信リンクを介して
受取った情報値を有することが可能である。
【００４６】図３は本発明の１実施例に基づく別の通信
リンク３１３を示している。この実施例においては、プ
ログラムカウンタの完全なデータ値の代わりにインクリ
メント信号をデバッグ回路１０３へ送ることによって多
数の通信線を更に減少させることが可能である。通信リ
ンク３１３は、例えば、ＰＣインクリメント信号３０３
を有することが可能であり、それはプロセッサ内のプロ
グラムカウンタがインクリメントしたことを表す。デバ
ッグ回路１０３は、例えば、レジスタ３１１を有するこ
とが可能であり、それはプロセッサ１０２におけるプロ
グラムカウンタの現在の値を格納し、且つＰＣインクリ
メント信号３０３に応答して、デバッグ回路１０３はレ
ジスタ内のプログラムカウンタの値をインクリメントさ
せる。
【００４７】通信リンク３１３は、又、例えば分岐命令
の実行期間中等、プロセッサ内のプログラムカウンタが
非逐次的、即ち順番外の態様で変化する場合には、プロ
グラムカウンタの値を転送させる機能を有することが可
能である。例えば、通信リンク３１３は、モード信号３
０４を有することが可能であり、それはプログラムカウ
ンタが非逐次的、即ち順番外でインクリメントされるこ
とを表し、即ち、プログラムカウンタが正の１の値を超
えて変化したことを表す。モード信号３０４は、又、プ
ログラムカウンタが変化した量を表すことが可能であ
る。１実施例によれば、プロセッサ１０２は１６ビット
命令と３２ビット命令の両方を実行することが可能であ
り、且つ例えばプログラムカウンタを非逐次的、即ち順
番外でインクリメントさせることによって、プログラム
カウンタを異なる態様で動作させる態様でこれらの命令
を実行することが可能である。従って、プロセッサ１０
２は、デバッグ回路１０３がレジスタ３１１内のプログ
ラムカウンタを正確に維持することが可能であるよう
に、プロセッサ１０２がどの処理モードにあるかを表示
することが必要な場合がある。より詳細に説明すると、
１つの実施例ではインクリメント信号３０３と関連して
モード信号３０４を使用することが可能であり、従って
アドレスカウンタは命令の寸法に従う量だけインクリメ
ントされる。例えば、モード信号３０４の「１」の値は
実行された命令が３２ビット命令であることを表し、且
つ「０」の値は１６ビット命令が実行されたことを表す
ことが可能である。理解すべきことであるが、実行され
た命令の寸法を表すために任意の寸法情報を通信するこ
とが可能である。従って、デバッグ１０３において格納
されているプログラムカウンタの値は、可変長命令が使
用される場合であっても正確に維持される。
【００４８】一般的には、情報が正確である場合にのみ
プログラムカウンタ情報は有用なものである。例えば、
分岐トレース情報は、通常、分岐が発生する前後におい
てプログラムカウンタ情報を有している。プログラムカ
ウンタ情報が不正確なものである場合には、回収された
分岐トレース情報は無意味なものである。正確なプログ
ラムカウンタ情報が必要とされる別の適用例は、トレー
ス解析ツールでトレース情報を解析する場合である。ト
レースパケットは分岐の発生源と宛先とを決定するため
に外部システム１０６上で実行するトレース解析ツール
によって使用される。更に、トレースシステムはプリン
ト機能を有する場合があり、それは特定の状態がプロセ
ッサ内において遭遇される場合にトレースパケットを発
生する。プリント機能によって発生されるトレースメッ
セージは、現在のプログラムカウンタ及びプロセッサに
よって書込まれたデータ値を有している場合がある。こ
の機能は、ユーザのアプリケーションにおいて特定のル
ーチンを構成することにより、又はプログラムにおける
種々の点においてプリント機能を埋め込むことによって
リアルタイムオペレーティングシステム（ＲＴＯＳ）に
よって使用することが可能である。プログラムカウンタ
値は、プログラム内のどのルーチンがトレースパケット
を発生したかを決定するために外部システム１０６上で
実行するソフトウエアツールによって使用することが可
能であり、従ってソフトウエアツールはトレースパケッ
トを発生したルーチンと関連するものとしてそのデータ
値を解釈することが可能である。要するに、正確なプロ
グラムカウンタ情報はデバッグ処理において多くの用途
を有している。
【００４９】通信リンク３１３は、図２に関して図示し
且つ上述したものと形式及び機能が同様の状態値情報３
０５、３０９、ストール済３０２、ストール３１０、デ
ータ３０７、サイズ３０８、新ＡＳＩＤ３０１信号を運
ぶことが可能である。理解すべきことであるが、プロセ
ッサ１０３及びデバッグ回路１０３の通信を容易なもの
とさせるために、その他の信号もリンク３１３において
転送させることが可能である。
【００５０】図２及び３を参照して上述したように、プ
ログラムカウンタ及びＡＳＩＤ情報は１つ又はそれ以上
のデバッグレジスタ２１３において「シャドウ」させる
ことが可能である。シャドウ処理は、プログラムカウン
タ及びＡＳＩＤの値をプロセッサ１０２から遠隔した位
置において格納することが関与する場合がある。以下の
表はプログラムカウンタ及びＡＳＩＤ情報を保持するＤ
Ｍ．ＰＣという名称のレジスタの１実施例の種々の側面
を示している。
【００５１】
【表１】
【００５２】図４は本発明の別の実施例に基づく通信リ
ンク４２０のより詳細な概略図を示している。プロセッ
サ１０２と同様の機能を有するプロセッサ４０１は、命
令フェッチユニット４０７からの状態情報を受付けるウ
ォッチポイント制御器を有しており、メモリからの命令
をフェッチし、命令のデコードを実施し、命令間の従属
関係を解決する等の機能を有している。フェッチユニッ
ト４０７は、又、命令値及びアドレスウォッチポイント
４０８を有することが可能である。
【００５３】更に、プロセッサ４０１はプロセッサ４０
１の実行パイプラインをストール（停止）及び開始させ
るためにパイプライン制御ユニット４０９へ制御情報を
供給するウォッチポイント制御器４０３を有している。
ウォッチポイント制御器４０３はプロセッサ４０１にお
けるウォッチポイントチャンネル情報を追従し、且つこ
のような情報を回路４０２へ供給することが可能であ
る。プロセッサ４０１は分岐ユニット４０４を有してお
り、それはプロセッサ４０１における分岐に関連した命
令を取扱い、分岐アドレスを解決／予測し、及びその他
の分岐に関連した機能を取扱う。分岐ユニット４０４は
プログラムカウンタ情報４１４、ＣＰＵモード情報４１
５、分岐情報４１６の信号を供給する。分岐ユニット４
０４は処理識別子即ちＡＳＩＤ情報４１６も供給する。
プロセッサ４０１は、ロード・ストアユニット４０５を
有しており、それは実行機能を実施する。ロード・スト
アユニット４０５はオペランドアドレス（ＯＡ）ウォッ
チポイント４０６を有しており、それはオペランドアド
レス情報４１５を発生する。
【００５４】ＡＳＩＤ情報４１６及びオペランドアドレ
ス（ＯＡ）情報４１５はマルチプレクサ４１７を介して
供給され且つデータ線４１７を介してデバッグ回路４０
２へ転送される。本発明の１つの側面においては、新Ａ
ＳＩＤ情報４１６が使用可能である場合には、オペラン
ドアドレス情報４１５は同時的に使用可能なものではな
い。従って、通信リンク４２０における通信線の数は減
少される。何故ならば、ＡＳＩＤ情報４１６及びＯＡ情
報４１５の両方は同一の通信線を介して交互に転送され
るからである。
【００５５】デバッグ回路４０２はプロセッサ４０１に
よって発生されるトレース情報を受取るトレースバッフ
ァ４１８を有している。トレースバッファは、例えば、
プロセッサ４０１からの情報を受取り且つ格納する構成
とされている格納ユニットである。トレースバッファ４
０８は、トレースバッファ４１８がプロセッサ４０１か
ら付加的なトレース情報を受付けることが可能であるか
否かを検知する制御回路を有している。そうでない場合
には、トレースバッファはウォッチポイント制御器４０
３へストール表示４１２を供給し、そのことは、パイプ
ライン制御４０９をして実行パイプラインをストール即
ち停止させる。トレースバッファ４１８が付加的なトレ
ース情報を受付けることが可能である場合には、トレー
スバッファ４１８はストール４１２に関し異なる信号を
アサート即ち活性化させ、バッファ４１８が付加的な情
報を受付けることが可能であることを表す。別の側面に
おいては、トレースバッファは、バッファ４１８が付加
的なトレース情報を受付けることが可能でない場合には
付加的なトレース情報を廃棄するモードで動作する。一
方、バッファ４１８は最も古いトレース情報を最初に廃
棄することが可能である。デバッグ回路４０２はトレー
スメッセージをチップ上に格納することが可能である
（例えば、トレースバッファ４１８内に）。又はメモリ
へ又は外部通信ポートへスピル即ち溢れさせることが可
能なメッセージへフォーマット化させることが可能であ
る。
【００５６】デバッグ回路４０２は状態プロセッサ４１
９を有しており、それは例えばウォッチポイント制御器
４０３からのウォッチポイント情報、又はロード・スト
アユニット４０５からのオペランドアドレスウォッチポ
イント等のプロセッサ４０１からの状態情報を受付け
る。状態プロセッサ４１９はデバッグ回路４０２内に位
置されているウォッチポイントに対する前提条件として
受取った状態情報を使用することが可能である。同様の
態様で、状態プロセッサ４１９は状態値４１３をプロセ
ッサ４０１へ供給することが可能である。
【００５７】以下の表は、図５に関して示した本発明の
１つの側面に基づくリンク信号の別の実施例を示してい
る。
【００５８】
【表２】
【００５９】図５は本発明の１実施例に基づくプロセッ
サ５０１の詳細なブロック図を示している。プロセッサ
５０１はオペランドアドレスウォッチポイント５０８を
具備するロード・ストアユニット５０２と、ウォッチポ
イント制御器５０３と、命令値／アドレスウォッチポイ
ント５０５を具備している命令フェッチユニット５０４
と、パイプライン制御ユニット５０６と、図４に関して
上述したものと機能が同様の分岐ユニット５０７とを有
している。プロセッサ５０１はプロセッサの１つ又はそ
れ以上のモジュールによって送信及び受信される多数の
信号を包含するデバッグ回路へのリンク５２２を有して
いる。分岐ユニット５０７はデバッグ回路へのプログラ
ムカウンタを運ぶ専用の３２ビットバスとすることが可
能なｐ ｄｍ ｐｃ５１９という名称のデータバスを介し
てデバッグ回路へプログラムカウンタ情報を供給する。
データバス５１９はプロセッサパイプラインのライトバ
ックステージにおけるプログラムカウンタの値で駆動さ
れる。
【００６０】分岐ユニット５０７は、有効な命令がライ
トバック内にあることを表すｐ ｄｍ ｐｃ ｖａｌｉ
ｄ信号５２０を供給することが可能である。ユニット５
０７は、又、ライトバック内の命令が分岐を実施した後
の最初の命令であることを表すｐ ｄｍ ｎｅｗｐｃ信
号５１７を供給することが可能である。更に、ｐ ｄｍ
ｎｅｗｐｃ ｔｙｐｅ信号５１７が供給され、それは
今行われたばかりの分岐のタイプを表す。ｐ ｄｍ ｍ
ｏｄｅ信号５２１はプログラムカウンタ値における実行
期間中のプロセッサのモードを表す。制御信号５１７及
び５１８は、デバッグ回路が適切に分岐トレースフィル
タ処理を実施することを可能とするために供給される。
ｐ ｄｍ ｎｅｗｐｃ信号がアサート即ち活性化される
とデバッグ回路は、分岐が発生し且つトレースパケット
を発生することが可能であることを知得する。
【００６１】各ウォッチポイントチャンネルのアクショ
ンレジスタ内の１個のビットは、ウォッチポイントのヒ
ットが存在する場合に例外が取られるべきであるか否か
を表すことが可能である。例外が検知されると、ウォッ
チポイント制御器５０３はｐ ｄｍ ｃｈａｎｎｅｌ ｈ
ｉｔ［７．．０］５１２上でウォッチポイント隠し情報
がデバッグ回路へ行くことを抑止することが可能であ
る。その命令は最早有効ではないので情報が抑止され、
関連する有効なプログラムカウンタは存在せず、且つ更
に、命令の実行に関する情報は例外が検知されるや否や
廃棄されるので、部分的なトレース情報のみが使用可能
であるに過ぎない。
【００６２】トレース情報は１つの命令のライトバック
ステージ期間中にデバッグ回路へパスされる。トレース
情報は上に説明したようなプログラムカウンタ情報、チ
ャンネルヒット情報、データ及びオペランドアドレス情
報を有することが可能である。ウォッチポイント制御器
５０３は８ビットベクトル、即ちｐ ｂｍ ｃｈａｎｎ
ｅｌ ｈｉｔ［７．．０］５１２としてチャンネルヒッ
ト情報を供給することが可能であり、それはどのウォッ
チポイントチャンネルがマッチしたか及びチャンネルヒ
ットを発生したかを表す。デバッグ回路はこれらのチャ
ンネルヒットを解釈して発生されたウォッチポイントヒ
ットのタイプとマッチする適宜のトレースメッセージを
発生することが可能である。ウォッチポイントチャンネ
ルヒット情報はマルチビットベクトルとして転送させる
ので、幾つかのウォッチポイントヒットが同一の実行さ
れた命令に対して発生する場合がある。データ及びオペ
ランドアドレス情報は、６４ビットデータバス（ｐ ｄ
ｍ ｄａｔａ５１６）上に供給することが可能であり、
それは以下の表の如くにアドレス及び／又はデータ情報
を保持することが可能である。
【００６３】
【表３】
【００６４】例えば、命令値（ＩＶ）マッチポイントヒ
ット及びｏａ ｔｒａｃｅ ｄａｔａ選択アドレスを有
するオペランドアドレス「ＯＡ」ウォッチポイントヒッ
トが存在する場合には、ＩＶウォッチポイントはデータ
全体を送ることが可能である。ＯＡウォッチポイントも
存在する場合には、ロード・ストアユニット５０２はＯ
Ａウォッチポイントチャンネルによって発生された情報
でデータバス５１６を駆動することが可能である。従っ
て、データバス５１６上でデータの半分のみを発生する
ＩＶウォッチポイントヒットを有することが可能であ
り、且つデータバス５１６の残部はＯＡウォッチポイン
トチャンネルヒットから発生された情報を転送するため
に使用される。従って、プロセッサ５０１とデバッグ回
路との間のデータ線の数が減少される。
【００６５】新たな分岐ターゲットアドレスがライトバ
ックステージの後に送られ（実行後）且つ、ウォッチポ
イントチャンネルはプロセッサパイプラインの実行前ス
テージにおいてトリガさせることが可能であるので、新
たな分岐情報が送られるのと同一の点においてウォッチ
ポイントヒットを有することが可能である。例えば、分
岐直後のロード上でＯＡウォッチポイントを有するため
には、そのロード命令と関連するオペランドアドレスが
存在しており、且つその分岐命令と関連するプログラム
カウンタが存在している。この場合には、ｐ ｄｍ ｄ
ａｔａ５１６はロード命令のアドレスを包含しており且
つそのＯＡアドレスはｐ ｄｍ ｄａｔａバス５１６の
上半分上へ行く。
【００６６】図２−４を参照して上に説明したように、
プロセッサはストール制御信号を受付け且つストールの
表示をデバッグ回路へ供給することが可能である。プロ
セッサ５０１はデバッグ回路からｄｍ ｐ ｓｔａｌｌ
制御信号５１０を受付け、それはデバッグ回路がプロセ
ッサ５０１の実行パイプラインをストールさせることを
可能とする。ウォッチポイント制御器５０３は該表示を
パイプライン制御ユニット５０６へ供給する。プロセッ
サ５０１は、ｐ ｄｍ ｓｔａｌｌｅｄ信号５１１とし
て、パイプラインがストールしていることの表示を与え
ることが可能である。
【００６７】プロセッサ５０１はデータラッチの出力が
別のデータラッチの状態を決定することが可能であるよ
うに一体的にチェーン化させることの可能なデータラッ
チである「チェーンラッチ」として参照されるウォッチ
ポイントに関して上に説明した状態インジケータを有す
ることも可能である。更に、これらのデータラッチはデ
バッグ回路又はプロセッサ５０１内に位置させることが
可能である。これらのデータラッチはウォッチポイント
マッチ（一致）が発生する場合にセットすることが可能
である。従って、プロセッサ５０１は１つ又はそれ以上
のデータラッチの状態を表す信号をｄｍ ｐ ｇｅｎｅ
ｒｉｃ ｃｈａｉｎ信号５０９又はｐ ｂｍ ｇｅｎｅｒ
ｉｃ ｃｈａｉｎ信号５１４として発生し且つ受付ける
ことが可能である。
【００６８】更に、分岐ユニット５０７はＡＳＩＤアッ
プデートが存在する度にＡＳＩＤ情報Ｓｒ．ａｓｉｄ５
１５を供給することが可能である。本発明の１実施例に
おいては、Ｓｒ．ａｓｉｄ信号５１５はオペランドアド
レスウォッチポイント情報５２２と多重化されてｐ ｂ
ｍ ｄａｔａ５１６を発生する。１実施例においては、
ＡＳＩＤ情報の送信とその他のトレースデータとの間で
クラッシュが存在することが不可能である。何故なら
ば、例外（ＲＴＥ）命令からの復帰が実行のライトバッ
クステージに到達した後にＡＳＩＤアップデートが発生
するからである。ＲＴＥ命令は後方直列化命令であるの
で、ＲＴＥ命令が完了する後になるまでパイプラインに
は命令は存在しない。
【００６９】ＢＬＩＮＫは分岐命令の１つの例である。
図６は、図５に示したように、幾つかのその他の命令と
共にプロセッサパイプラインを介して流れる分岐命令
（この場合には、ＢＬＩＮＫ命令）及び通信リンクの出
力に関する効果を示している。
【００７０】プロセッサは多数のステージを有すること
が可能であり、且つ図６は６ステージパイプラインを有
するプロセッサのタイミング線図を示している。パイプ
ラインステージは当該技術分野において公知であり、プ
ロセッサにおいて命令を処理する場合に関与するステッ
プである。一般的には、プロセッサパイプラインにおけ
る各個別的なステージにおいて特定の機能が実施され
る。理解すべきことであるが、任意の数のパイプライン
ステージを使用することが可能である。プロセッサ５０
１のパイプラインは以下の６個のステージを有してい
る。
【００７１】（１）フェッチ（Ｆ）： （２）デコード（Ｄ）： （３）実行ステージ（Ｅ１），（４）実行ステージ（Ｅ
２），（５）実行ステージ（Ｅ）： （６）ライトバック（Ｗ）。
【００７２】図６における項目６０１は、例えばフェッ
チステージ（Ｆ）におけるメモリ位置からフェッチユニ
ットによって、時間ｔ1においてＢＬＩＮＫ命令がフェ
ッチされたことを表している。項目６０２はＢＬＩＮＫ
命令６０１直後のメモリアドレスにおける命令である。
この命令はフェッチユニットにおいて廃棄される。何故
ならば、ＢＬＩＮＫ命令は分岐命令であって、それはプ
ロセッサ５０１をして新たなアドレス（「ターゲット」
アドレス）ヘ分岐させるからである。ＢＬＩＮＫに続く
命令はプロセッサ５０１によって実行されることはな
い。項目６０３（影線付き）は時間ｔ3におけるＡＤＤ
命令（ＡＤＤ（Ｔ））のフェッチを表している。ＡＤＤ
（Ｔ）命令は分岐後の最初の命令であり、即ち、プロセ
ッサが実行するターゲットアドレス内に位置されている
最初の命令である。ＢＬＩＮＫ６０１及びＡＤＤ（Ｔ）
６０３命令はパイプラインを介してライトバックステー
ジ（Ｗ行）ヘ伝搬する。
【００７３】ＢＬＩＮＫ命令は最初に時間ｔ6において
ライトバックステージ（Ｗ）に到達する。ＢＬＩＮＫ命
令のアドレスがｐ ｄｍ ｐｃ５１９上に配置される
（非分岐命令の実行に従って）。ｐ ｄｍ ｐｃ ｖａ
ｌｉｄ信号５２０がアサート即ち活性化されて有効な命
令がライトバック内にあることを示す。ｐ ｄｍ ｎｅ
ｗｐｃ信号５１８はアサートされず、分岐後の最初の命
令がライトバック内にある場合にｐ ｄｍ ｎｅｗｐｃ
５１８がアサートされる。ｐ ｄｍ ｎｅｗｐｃ ｔｙｐ
ｅ信号５１７は無視される。何故ならば、未だに分岐が
発生していないからである。
【００７４】時間ｔ7において分岐ユニット５０７はｐ
ｄｍ ｐｃ信号５１９の同一のＰＣ値を維持してい
る。今は分岐が進行中であるので、現在は実行中の命令
は存在しない。即ち、ＢＬＩＮＫ命令６０１に続く命令
は廃棄されたので、ターゲットアドレスに位置している
新たな命令（ＡＤＤ（Ｔ）命令６０３）がフェッチさ
れ、それはプロセッサパイプライン内にバブルを発生さ
せる。従って、ｐ ｄｍ ｐｃ ｖａｌｉｄ信号５２０は
ライトバックステージ内に命令が存在しないのでデアサ
ート即ち不活性化される。
【００７５】時間ｔ8において、分岐が行われ、且つ新
たなターゲットアドレスにおける第一命令（ＡＤＤ
（Ｔ）６０３）のライトバックが発生する。従って、Ａ
ＤＤ（Ｔ）命令がライトバックに到達し、従って、その
アドレスはｐ ｄｍ ｐｃ５０９上に配置される。ｐ
ｄｍ ｐｃ ｖａｌｉｄ信号がアサート即ち活性化され
て有効な命令がライトバック内に存在することを示す。
ＡＤＤ（Ｔ）６０３が分岐後の最初の命令であるのでｐ
ｄｍ ｎｅｗｐｃ信号がアサート即ち活性化され、即
ち、ＡＤＤ（Ｔ）命令６０３は前の分岐のターゲットア
ドレスにある最初の命令である。ｐ ｄｍ ｎｅｗｐｃ
ｔｙｐｅ信号５１７が０ｘ０１の信号値を表し、とら
れた分岐のタイプがＢＬＩＮＫ命令であったことを示
す。理解すべきことであるが、その他のタイプの命令を
使用することも可能出ある。
【００７６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形を取ることが可能であることは
勿論である。
【図面の簡単な説明】
【図１】 本発明の１実施例に基づく集積回路を示した
概略ブロック図。
【図２】 本発明の１実施例に基づく通信リンクを示し
た概略ブロック図。
【図３】 本発明の別の実施例に基づく通信リンクを示
した概略ブロック図。
【図４】 本発明の１実施例に基づくシステムを示した
概略ブロック図。
【図５】 本発明の別の実施例に基づくシステムを示し
た概略ブロック図。
【図６】 本発明の１実施例に基づくトレース情報の送
信を示したタイミング線図。
【符号の説明】
１０１ 集積回路装置 １０２ プロセッサ １０５ システムバス １０３ デバッグ回路 １０４ 通信リンク １０６ 外部システム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド アラン エドワーズ イギリス国， ブリストル ビーエス８ １エルビー， クリフトン， プロ キャ セドラル レーン ６ (72)発明者 マーガレット ローズ ギアティー イギリス国， バス ビーエイ１ ７アー ルティー， バスフォード， パンプ レ ーン ３ (72)発明者 グレン エイ． ファラール イギリス国， ブリストル ビーエス41 ９エスキュー， ロング アシュトン， ロング アシュトン ロード 157 (72)発明者 アツシ ハセガワ アメリカ合衆国， カリフォルニア 94086， サニーベル， オールド サン フランシスコ ロード 718， ナンバ ー 301 (72)発明者 アンソニー ウィリス リッチ ニュージーランド国， 2351， ケンブリ ッジ， ピー．オー． ボックス 761, クレアー ストリート 40

Claims (60)

    【特許請求の範囲】
  1. 【請求項１】 マイクロコンピュータにおいて、 少なくとも１個のプロセッサ、 デバッグ回路、 前記プロセッサを前記デバッグ回路へ結合させるシステ
    ムバス、 前記プロセッサ及び前記デバッグ回路を結合させる通信
    リンクであって、オペランドアドレスと、命令アドレス
    とのうちの少なくとも１つを包含する前記プロセッサに
    おける動作状態を各々が表す複数個のビット値を前記通
    信リンクを介して前記デバッグ回路へ送信すべく前記プ
    ロセッサが構成されている通信リンク、を有することを
    特徴とするマイクロコンピュータ。
  2. 【請求項２】 請求項１において、前記複数個のビット
    値のうちの少なくとも１つが、オペランド値とオペラン
    ドアドレスとを包含する前記プロセッサにおける動作状
    態を表していることを特徴とするマイクロコンピュー
    タ。
  3. 【請求項３】 請求項１において、前記プロセッサが、
    更に、前記プロセッサのプログラムカウンタを表すプロ
    グラムカウンタ値を前記デバッグ回路へ送信すべく構成
    されていることを特徴とするマイクロコンピュータ。
  4. 【請求項４】 請求項３において、前記プログラムカウ
    ンタが、前記プロセッサのパイプラインのライトバック
    ステージにおける前記プログラムカウンタの値に対応す
    る値を有していることを特徴とするマイクロコンピュー
    タ。
  5. 【請求項５】 請求項４において、前記プロセッサが、
    更に、前記ライトバックステージにあるコンピュータ命
    令が有効なコンピュータ命令であることを表すステータ
    スを前記デバッグ回路へ送信する構成とされていること
    を特徴とするマイクロコンピュータ。
  6. 【請求項６】 請求項４において、前記プロセッサが、
    更に、前記ライトバックステージにある前記コンピュー
    タ命令が分岐命令後の最初の命令であることを表すステ
    ータスを前記デバッグ回路へ送信する構成とされている
    ことを特徴とするマイクロコンピュータ。
  7. 【請求項７】 請求項６において、前記プロセッサが、
    更に、実行した分岐命令のタイプを表すステータスを前
    記デバッグ回路へ送信する構成とされていることを特徴
    とするマイクロコンピュータ。
  8. 【請求項８】 請求項７において、前記デバッグ回路
    が、前記実行した分岐命令のタイプを表すトレースパケ
    ットを送信する構成とされていることを特徴とするマイ
    クロコンピュータ。
  9. 【請求項９】 請求項１において、前記複数個のビット
    値が前記プロセッサの実行前状態を表すことを特徴とす
    るマイクロコンピュータ。
  10. 【請求項１０】 請求項１において、前記プロセッサ
    が、例外を検知した場合に前記複数個のビット値の送信
    を抑止する構成とされていることを特徴とするマイクロ
    コンピュータ。
  11. 【請求項１１】 請求項１において、前記プロセッサ
    が、更に、実行した命令のアドレス情報を前記デバッグ
    回路へ送信する構成とされていることを特徴とするマイ
    クロコンピュータ。
  12. 【請求項１２】 請求項１において、前記プロセッサ
    が、更に、実行した命令のデータ情報を前記デバッグ回
    路へ送信する構成とされていることを特徴とするマイク
    ロコンピュータ。
  13. 【請求項１３】 請求項１において、前記プロセッサ
    が、更に、実行した命令の処理識別子情報を前記デバッ
    グ回路へ送信する構成とされていることを特徴とするマ
    イクロコンピュータ。
  14. 【請求項１４】 請求項１において、前記デバッグ回路
    が、 前記プロセッサの動作を中断させる信号、 命令のフェッチを再開させる信号、 前記プロセッサをリセットする信号、 前記デバッグ回路において例外が発生したことを表す信
    号、のうちの少なくとも１つを包含する処理制御信号を
    送信することが可能であることを特徴とするマイクロコ
    ンピュータ。
  15. 【請求項１５】 請求項１において、前記複数個のビッ
    ト値のうちの少なくとも１つがマッチ値及び実行した命
    令の一部との間のマッチ状態を表すことを特徴とするマ
    イクロコンピュータ。
  16. 【請求項１６】 請求項１において、前記複数個のビッ
    ト値のうちの少なくとも１つが、マッチ値と実行した命
    令に応答して前記プロセッサによってアクセスされたメ
    モリアドレスとの間のマッチ状態を表すことを特徴とす
    るマイクロコンピュータ。
  17. 【請求項１７】 請求項１において、前記プロセッサ
    が、更に、前記プロセッサのプログラムカウンタのイン
    クリメントを表す値を前記デバッグ回路へ送信する構成
    とされていることを特徴とするマイクロコンピュータ。
  18. 【請求項１８】 請求項１において、前記プロセッサ
    が、更に、処理識別子値における変化を表す値を前記デ
    バッグ回路へ送信する構成とされていることを特徴とす
    るマイクロコンピュータ。
  19. 【請求項１９】 請求項３において、前記デバッグ回路
    が、前記プログラムカウンタを包含するトレース情報を
    発生すべく適合されていることを特徴とするマイクロコ
    ンピュータ。
  20. 【請求項２０】 請求項１において、前記マイクロコン
    ピュータが単一の集積回路上に実現されていることを特
    徴とするマイクロコンピュータ。
  21. 【請求項２１】 単一の集積回路上に実現されているマ
    イクロコンピュータにおいて、 少なくとも１個のプロセッサ、 デバッグ回路、 前記プロセッサを前記デバッグ回路へ結合させるシステ
    ムバス、 前記プロセッサと前記デバッグ回路とを結合している通
    信リンクであって、オペランドアドレスと、命令アドレ
    スと、オペランド値のうちの少なくとも１つを包含する
    前記プロセッサにおける動作状態を各々が表す複数個の
    ビット値を前記通信リンクを介して前記プロセッサがデ
    バッグ回路へ送信する構成されている通信リンク、を有
    しており、前記プロセッサは、更に、前記プロセッサの
    プログラムカウンタが前記プロセッサのパイプラインの
    ライトバックステージにあることを表すプログラムカウ
    ンタ値と、前記ライトバックステージにあるコンピュー
    タ命令が有効なコンピュータ命令であることを表すステ
    ータスと、前記ライトバックステージにある前記コンピ
    ュータ命令が実行した分岐命令の後の最初の命令である
    ことを表すステータスと、前記実行した分岐命令のタイ
    プを表すステータスと、実行した命令の処理識別子情報
    とを前記デバッグ回路へ送信する構成されていることを
    特徴とするマイクロコンピュータ。
  22. 【請求項２２】 マイクロコンピュータにおいて、 少なくとも１個のプロセッサ、 デバッグ回路、 前記プロセッサと前記デバッグ回路とを結合させるシス
    テムバス、 オペランドアドレスと、命令アドレスとのうちの少なく
    とも１つを包含する前記プロセッサにおける動作状態を
    各々が表す複数個のビット値を前記デバッグ回路へ送信
    する手段、を有していることを特徴とするマイクロコン
    ピュータ。
  23. 【請求項２３】 請求項２２において、前記複数個のビ
    ット値のうちの少なくとも１つが、オペランド値とオペ
    ランドアドレスとを包含する前記プロセッサにおける動
    作状態を表すことを特徴とするマイクロコンピュータ。
  24. 【請求項２４】 請求項２２において、前記マイクロコ
    ンピュータが、更に、前記プロセッサのプログラムカウ
    ンタを表すプログラムカウンタ値を前記デバッグ回路へ
    送信する手段を有していることを特徴とするマイクロコ
    ンピュータ。
  25. 【請求項２５】 請求項２４において、前記プログラム
    カウンタは、前記プロセッサのパイプラインのライトバ
    ックステージにおける前記プログラムカウンタの値に対
    応する値を有していることを特徴とするマイクロコンピ
    ュータ。
  26. 【請求項２６】 請求項２５において、前記プロセッサ
    は、前記ライトバックステージにあるコンピュータ命令
    が有効なコンピュータ命令であることを表すステータス
    を前記デバッグ回路へ送信する手段を有していることを
    特徴とするマイクロコンピュータ。
  27. 【請求項２７】 請求項２５において、前記プロセッサ
    は、前記ライトバックステージにあるコンピュータ命令
    が分岐命令後の第一命令であることを表すステータスを
    前記デバッグ回路へ送信する手段を有していることを特
    徴とマイクロコンピュータ。
  28. 【請求項２８】 請求項２７において、前記プロセッサ
    は実行した分岐命令のタイプを表すステータスを前記デ
    バッグ回路へ送信する手段を有していることを特徴とす
    るマイクロコンピュータ。
  29. 【請求項２９】 請求項２８において、前記デバッグ回
    路が前記実行した分岐命令のタイプを表すトレースパケ
    ットを送信する手段を有していることを特徴とするマイ
    クロコンピュータ。
  30. 【請求項３０】 請求項２２において、前記複数個のビ
    ット値が前記プロセッサの実行前状態を表していること
    を特徴とするマイクロコンピュータ。
  31. 【請求項３１】 請求項２２において、前記プロセッサ
    が例外を検知すると前記複数個のビット値の送信を抑止
    する手段を有していることを特徴とするマイクロコンピ
    ュータ。
  32. 【請求項３２】 請求項２２において、前記プロセッサ
    が、更に、実行した命令のアドレス情報を前記デバッグ
    回路へ送信する手段を有していることを特徴とするマイ
    クロコンピュータ。
  33. 【請求項３３】 請求項２２において、前記プロセッサ
    が実行した命令のデータ情報を前記デバッグ回路へ送信
    する手段を有していることを特徴とするマイクロコンピ
    ュータ。
  34. 【請求項３４】 請求項２２において、前記プロセッサ
    が実行した命令の処理識別子情報を前記デバッグ回路へ
    送信する手段を有していることを特徴とするマイクロコ
    ンピュータ。
  35. 【請求項３５】 請求項２２において、前記デバッグ回
    路が、 前記プロセッサの動作を抑止する信号、 命令のフェッチを再開する信号、 前記プロセッサをリセットする信号、 前記デバッグ回路において例外が発生したことを表す信
    号、のうちの少なくとも１つを包含するプロセッサ制御
    信号を送信する手段を有していることを特徴とするマイ
    クロコンピュータ。
  36. 【請求項３６】 請求項２２において、前記複数個のビ
    ット値のうちの少なくとも１つが、マッチ値と実行した
    命令のうちの一部との間のマッチ状態を表すことを特徴
    とするマイクロコンピュータ。
  37. 【請求項３７】 請求項２２において、前記複数個のビ
    ット値のうちの少なくとも１つが、マッチ値と実行した
    命令に応答して前記プロセッサによってアクセスされた
    メモリアドレスとの間のマッチ状態を表すことを特徴と
    するマイクロコンピュータ。
  38. 【請求項３８】 請求項２２において、前記プロセッサ
    が前記プロセッサのプログラムカウンタのインクリメン
    トを表す値を前記デバッグ回路へ送信する手段を有して
    いることを特徴とするマイクロコンピュータ。
  39. 【請求項３９】 請求項２２において、前記プロセッサ
    が、更に、処理識別子値における変化を表す値を前記デ
    バッグ回路へ送信する構成とされていることを特徴とす
    るマイクロコンピュータ。
  40. 【請求項４０】 請求項２２において、前記デバッグ回
    路が、前記プログラムカウンタを包含するトレース情報
    を発生する手段を有していることを特徴とするマイクロ
    コンピュータ。
  41. 【請求項４１】 請求項２２において、前記マイクロコ
    ンピュータが単一の集積回路上で実現されていることを
    特徴とするマイクロコンピュータ。
  42. 【請求項４２】 通信リンクを介してプロセッサとデバ
    ッグ回路との間で情報を転送する方法において、 オペランドアドレスと、命令アドレスとのうちの少なく
    とも１つを包含する前記プロセッサにおける動作状態を
    各々が表す複数個のビット値を前記デバッグ回路へ送信
    し、 前記プロセッサのプログラムカウンタを表すプログラム
    カウンタ値を送信する、ことを特徴とする方法。
  43. 【請求項４３】 請求項４２において、前記複数個のビ
    ット値のうちの少なくとも１つがオペランド値を包含す
    る前記プロセッサにおける動作状態を表すことを特徴と
    する方法。
  44. 【請求項４４】 請求項４３において、前記プログラム
    カウンタが前記プロセッサのパイプラインのライトバッ
    クステージにおける前記プログラムカウンタの値に対応
    する値を有していることを特徴とする方法。
  45. 【請求項４５】 請求項４４において、更に、前記ライ
    トバックステージにおけるコンピュータ命令が有効なコ
    ンピュータ命令であることを表すステータスを前記デバ
    ッグ回路へ送信することを特徴とする方法。
  46. 【請求項４６】 請求項４４において、更に、前記ライ
    トバックステージにおけるコンピュータ命令が分岐命令
    後の最初の命令であることを表すステータスを前記デバ
    ッグ回路へ送信することを特徴とする方法。
  47. 【請求項４７】 請求項４６において、更に、実行した
    分岐命令のタイプを表すステータスを前記デバッグ回路
    へ送信することを特徴とする方法。
  48. 【請求項４８】 請求項４７において、更に、実行した
    分岐命令のタイプを表すトレースパケットを送信するこ
    とを特徴とする方法。
  49. 【請求項４９】 請求項４２において、前記複数個のビ
    ット値が前記プロセッサの実行前状態を表すことを特徴
    とする方法。
  50. 【請求項５０】 請求項４２において、更に、例外を検
    知した場合に前記複数個のビット値の送信を抑止するこ
    とを特徴とする方法。
  51. 【請求項５１】 請求項４２において、更に、実行した
    命令のアドレス情報を前記デバッグ回路へ送信すること
    を特徴とする方法。
  52. 【請求項５２】 請求項４２において、更に、実行した
    命令のデータ情報を前記デバッグ回路へ送信することを
    特徴とする方法。
  53. 【請求項５３】 請求項４２において、更に、実行した
    命令の処理識別子情報を前記デバッグ回路へ送信するこ
    とを特徴とする方法。
  54. 【請求項５４】 請求項４２において、さらに、 前記プロセッサの動作を抑止させる信号、 命令のフェッチを再開させる信号、 前記プロセッサをリセットさせる信号、 前記デバッグ回路において例外が発生したことを表す信
    号、のうちの少なくとも１つを包含するプロセッサ制御
    信号を送信することを特徴とする方法。
  55. 【請求項５５】 請求項４２において、前記複数個のビ
    ット値のうちの少なくとも１つがマッチ値と実行した命
    令の一部との間のマッチ状態を表すことを特徴とする方
    法。
  56. 【請求項５６】 請求項４２において、前記複数個のビ
    ット値のうちの少なくとも１つが、マッチ値と実行した
    命令に応答して前記プロセッサによってアクセスされた
    メモリアドレスとの間のマッチ状態を表すことを特徴と
    する方法。
  57. 【請求項５７】 請求項４２において、更に、前記プロ
    セッサのプログラムカウンタのインクリメントを表す値
    を前記デバッグ回路へ送信することを特徴とする方法。
  58. 【請求項５８】 請求項４２において、更に、前記デバ
    ッグ回路へ処理識別子値における変化を表す値を送信す
    ることを特徴とする方法。
  59. 【請求項５９】 請求項４２において、更に、前記プロ
    グラムカウンタを包含するトレース情報を発生すること
    を特徴とする方法。
  60. 【請求項６０】 請求項４２において、前記マイクロコ
    ンピュータが単一の集積回路上に実現されていることを
    特徴とする方法。
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