JPS63167951A

JPS63167951A - 情報処理装置

Info

Publication number: JPS63167951A
Application number: JP31102286A
Authority: JP
Inventors: Kozo Kimura; 浩三木村; Tokuzo Kiyohara; 督三清原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-12-29
Filing date: 1986-12-29
Publication date: 1988-07-12
Anticipated expiration: 2012-12-24
Also published as: JP2695156B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、情報処理装置に係り、特に、メインプロセッ
サおよび複数のコプロセッサは相互に信号線に接続され
メインプロセッサおよび複数のコプロセッサおよび主記
憶が共通のアドレスバスおよびデータバスに接続され、
メインプロセッサは各コプロセッサにコマンドおよびオ
ペランドを転送し命令実行を行わせる情報処理装置に間
するものである。

従来の技術従来の情報処理装置としては、例えば元岡　達「計算機
システム技術ハ（昭４８．４．２０）、オーム社、Ｐ２
９〜３０に示されているプロセッサをメインプロセッサ
とした情報処理装置がある。

第６図は、この従来の情報処理装置におけるメインプロ
セッサの構成図である。第６図において、６１は、命令
コードを解読し、命令実行に関する制御情報を発行する
命令解読装置である。６２は、レジスタ群である。６３
は、データおよび命令実行に関する制御情報に従って演
算を実行する演算装置である。６４は、オペランドの書
き込み時の演算装置６３からの要求を調停しチップパス
の制御を行なうパス制御装置である。６５は、レジスタ
群６２、演算装置６３、パス制御装置６４などを接続す
る内部パスである。６６は、メモリ・Ｉｌｏなどを接続
するチップパスである。

第３図は、情報処理装置の構成図である。第３図におい
て、３１は、命令およびデータを格納している主記憶で
ある。３２は、主記憶３１上の命令を読み込み、デコー
ドし、通常は自分自身で実行を行ない、コプロセッサ用
命令であれば、対象のコプロセッサで実行を行なうため
にコプロセッサ間の通信を管理し、コマンドおよびオペ
ランドを書き込む、またはオペランドを読み込むメイン
プロセッサである。３３はメインプロセッサ３２よりコ
マンドおよびオペランドを受は取り、コプロセッサ用命
令の実行を行なうコプロセッサである。３４は、コプロ
セッサ３３において、メインプロセッサ３２が転送する
コマンドおよびオペランドが書き込まれる通信用レジス
タである。３５は、コプロセッサ３３が、メインプロセ
ッサ３２からのコマンドおよびオペランドの書き込み終
了毎に、１データ転送サイクルの終了をメインプロセッ
サ３２に知らせる信号線ＲＥＡＤＹである。３６は、コ
プロセッサ３３が、コプロセッサ用命令の実行終了をメ
インプロセッサ３２に知らせる信号４９　ＣＰＲＤＹで
ある。３７は、有効なアドレスがアドレス・パス上に有
ることを示すアドレス・ストローブ信号ＡＳである。３
８は、アドレスパ゛スである。

３９は、有効なデータがデータ・パス上に有ることを示
すデータ・ストローブ信号ＤＳである。４０は、データ
バスである。

第４図は、第３図のコプロセッサ８３における通信用レ
ジスタ３４について詳しく説明するための図である。第
４図において、４１は、コプロセッサ３３がメインプロ
セッサ３２と通信するために設けられた３２ビット×２
本の通信制御用レジスタである。

第７図は、第６図の構成のメインプロセッサを用いた第
３図の情報処理装置における通信手続きを説明する動作
波形図である。

以上のように構成された従来の情報処理装置において、
以下、メインプロセッサ３２が主記憶３１上の３２ビツ
トデータをコプロセッサ３３上のフロー千ノ勺ケ・ゴイ
）ト・レーＪ１々ｒ格納オ界命令の実行に伴う通信手続
きを第７図を用いて説明する。

（１）メインプロセッサ３２において命令解読装置７１
は、パス制御装置７４によって主記憶３１から読み込ん
だ命令を解読する。

（２）解読の結果、その命令がコプロセッサ用命令と判
明すると、メインプロセッサ３２はコプロセッサ３３に
書き込むコマンドの用意を開始する。

（３）コプロセッサ３３は、コプロセッサ用のコマンド
およびオペランドを読み込める状態となり、ＣＰＲＤＹ
　３７をアクティブにしメインプロセッサ３２に命令の
実行を促す、　ＣＬＯＣＫ　Ｎｏ　１の状態である。

（４）メインプロセッサ３２において演算装置７３は、
コプロセッサ３３に転送すべきコマンドを生成し、パス
制御装置７４に対して、書き込み要求を出す。パス制御
装置７４は、コプロセッサ３３のコマンド通信用レジス
タ３４に以下のサブシーケンスを用いて書き込む。ＣＬ
ＯＣＫ　ＮＯ２〜３の状態である。

［１］メインプロセツサ３２においてパス制御装置７４
は、アドレスバス３８にコマンド用通信レジスタ３４を
指定するアドレスを出力する。

［Ｉ１１メインプロセッサ３２においてパス制御装置７
４は、データバス４０に転送すべきコマンドを出力する
。

［ｉｌｌ　］メインプロセッサ３２においてパス制御装
置７４は、ＡＳ３７、ＤＳ３９をアクティブにしてアド
レスおよびデータの有効性を知らせる。

［Ｉｖ］コプロセッサ３３は、ＡＳ３７、ＤＳ３９がア
クティブに成った時点でアドレスバス３８で指定される
コマンド用通信レジスタ３４にデータバス４０上のコマ
ンドを書き込む。

［Ｖ］コプロセッサ３３は、コマンド用通信レジタ３４
に正しいコマンドが書き込まれるとＲＥＡＤＹ３５をア
クティブにして、メインプロセッサ３２におけるパス制
御装置７４にコマンド転送サイクルの終了を知らせる。

［ｖｌ］メインプロセッサ３２においてパス制御装置７
４は、コマンド転送サイクルを終了する。

（５）コプロセッサ３３は、書き込まれたコマンドをプ
リデコードし、必要なオペランドを認識する。

（６）メインプロセッサ３２において演算装置７３は、
コプロセッサ３３に転送すべきオペランドの主記憶３１
からの読み込みを、パス制御装置７４に対して要求する
。パス制御装置７４は、命令で指定された３２ビツトデ
ータな主記憶３１から読み込み、レジスタ群７２に書き
込み、オペランドとして保存しておく　、　ＣＬＯＣＫ
　ＮＯ４〜５の状態である。

（７）メインプロセッサ３２においてパス制御装置７４
は、コプロセッサ３３にすでに保存されている転送すべ
きオペランドを、コプロセッサ３３のオペランド用通信
レジスタ３４に以下のサブシーケンスを用いて書き込む
、　ＣＬＯＣＫ　ＮＯ６〜７の状態である。

［１］メインプロセツサ３２においてパス制御装置７４
は、アドレスバス３８にオペランド用通信レジスタ３４
を指定するアドレスを出力する。

［１１］メインプロセツサ３２においてパス制御装置７
４は、データバス４０に転送す　べきオペランドを出力
する。

［１１１］メインプロセツサ３２においてパス制御装置
７４は、ＡＳ３７、ＤＳ３９をアクティブにしてアドレ
スおよびデータの有効性を始らせる。

［ｉｖ］：ｒプロセッサ３３は、ＡＳ３７、ＤＳ３９が
アクティブに成った時点でアドレスバス３８で指定され
るオペランド用通信レジスタ３４にデータバス４０上の
オペランドを書き込む。

［Ｖ］コプロセッサ３３は、オペランド用通信レジスタ
３４に正しいオペランドが書き込まれるとＲＥＡＤＹ３
５をアクティブにして、メインプロセッサ３２における
パス制御装置７４にオペランド転送サイクルの終了を知
らせる。

［ｖｉ］メインプロセッサ３２においてパス制御装置７
４は、オペランド転送サイクルを終了する。

［ｖｌｌ］コプロセッサ３３は、コプロセッサ用命令の
実行のための必要な全てのコマンドおよびオペランドが
揃ったかどうかをプリデコードの結果と比較する。

Ｅ幅］メインプロセッサ３２においてパス制御装置７４
は、全データ転送サイクルを終了する。

（８）メインプロセッサ３２において命令解読装置７１
は、次の命令の実行に進む。

（９）コプロセッサ３３は、オペランドが揃ったことが
確認されると、コマンド用通信レジスタ４１に書き込ま
れたコマンドをデコードし、オペランド用通信レジスタ
３４に書き込まれたデータをコプロセッサ３３上のフロ
ーティング・ポイント・レジスタへ格納する。　ＣＬＯ
ＣＬ　８〜１０の状態である。（オペランドの格納に３
クロツクかかると仮定する。）（１０）コプロセッサ３３は、コプロセッサ用命令が終
了し、次の命令のコマンドおよびオペランドの書き込み
が可能となると、ＣＰＲＤＹ　’３６をアクティブにし
てメインプロセッサ３２に次命令実行可能を知らせる。

　ＣＬＯＣＫ　ｌ　１の状態である。

（１１）次命令もコプロセッサ命令とすると、連続して
コマンドが転送される。

発明が解決しようとする問題点しかしながら上記のような構成では、オペランドを主記
憶３１から読み込むための２クロツクのオーバヘッドが
メインプロセッサ３２とコプロセッサ３３間の通信時間
に含まれ、メインプロセッサ３２から見たコプロセッサ
３３の命令実行速度は非常に遅いと言う問題点を有して
いた。第７図において、１命令実行時間に１０クロツク
必要である。本発明はかかる点に鑑み、高速なプロセッ
サ間通信を行なえ、メインプロセッサから見たコプロセ
ッサの実行が速い情報処理装置を提供することを目的と
する。

問題点を解決するための手段本発明は、メインプロセッサがコプロセッサ用命令の実
行を行うためのコプロセッサへのコマンドの書き込み以
前に、コプロセッサ用命令の実行に必要とするオペラン
ドを主記憶上から読み込むオペランド先読み回路をメイ
ンプロセッサに設けた情報処理装置である。

作用本発明は前記した構成により、メインプロセッサのオペ
ランド先読み回路が、コプロセッサへのコマンド転送以
前に主記憶よりオペランドを読み込むことにより、主記
憶への読み込み時間とコプロセッサの演算時間がオーバ
ラップ可能となり、高速なプロセッサ間通信、メインプ
ロセッサから見たコプロセッサの実行の高速化およびパ
スのバンド幅の拡張が実現出来る。

実施例第１図は、本発明の第１の実施例における情報処理装置
が有するメインプロセッサの構成図を示すものである。

第１図において、１は命令解読装置、２はオペランドの
アドレス計算を行なうオペランド先読み装置Ａ、３はオ
ペランドの先読みを行なうオペランド先読み装置Ｂ、４
は演算装置、５は命令コードの先読み【行なう命令先読
み装置、６は主記憶・Ｉｌｏなどを接続するチップパス
、７はオペランド先読み装置Ｂ３、命令先読み装置５お
よびオペランドの書き込み時の演算装置４がらの要求を
調停しチップパス６の制御を行なうパス制御装置である
。

第２図は、第１図の構成のメインプロセッサを用いた第
３図の情報処理装置における通信手続きを説明する動作
波形図である。

以上のように構成された本実施例の情報処理装置におい
て、以下、メインプロセッサ３２が主記憶３１上の３２
ビツトデータをコプロセッサ３３上のフローティング・
ポイント・レジスタに格納する命令の実行に伴う通信手
続きを第２図を用いて説明する。

（１）メインプロセッサ３２において命令先読み装置５
は、パス制御装置７によって主記憶３１から読み込んだ
命令を解読装置１に転送する。

（２）メインプロセッサ３２において命令解読装置１は
命令を解読し、その結果、その命令がコプロセッサ用命
令と判明すると、命令解読装置１はコプロセッサ３３に
書き込むコマンドを生成する。

（３）メインプロセッサ３２においてオペランド先読み
装置Ａ２は、オペランドのアドレス計算を行ない、オペ
ランド先読み装置Ｂ３に送出する。

（４）メインプロセッサ３２においてオペランド先読み
装置Ｂ３は、パス制御装置７ヘオペランドの主記憶３１
からの読み込み要求を出し、オペランドの先読みを行な
う。ＣＬＯＣＫ　ＮＯＩ〜２の状態である。

（５）コプロセッサ３３は、コプロセッサ用命令のコマ
ンドおよびオペランドを読み込める状態となり、ＣＰＲ
ＤＹ　３７をアクティブにしメインプロセッサ３２に命
令の実行を促す、　ＣＬＯＣＫ　ＮＯ４の状態である。

（６）メインプロセッサ３２において演算装置４は、命
令解読装置１で生成したコマンドおよびオペランド先読
み装置Ｂ３より受は取ったオペランドをコプロセッサ３
３に転送するようパス制御装置７に対して、書き込み要
求を出す。

（７）パス制御装置７は、コマンドをコプロセッサ３３
のコマンド通信用レジスタ３４に以下のサブシーケンス
を用いて書き込む。ＣＬＯＣＫ　ＮＯ５〜６の状態であ
る。

［１］メインプロセツサ３２においてパス制御装置７は
、アドレスバス３８にコマンド用通信レジスタ３４を指
定するアドレスを出力する。

［１１］メインプロセツサ３２においてパス制御装置７
は、データバス４０に転送すべきコマンドを出力する。

［１１１］メインプロセツサ３２においてパス制御装置
７は、ＡＳ３７、ＤＳ３９をアクティブにしてアドレス
およびデータの有効性を知らせる。

［ｔｖ］コプロセッサ３３は、ＡＳ３７、ＤＳ３９がア
クティブに成った時点でアドレスバス３８で指定される
コマンド用通信レジスタ３４にデータバス４０上のコマ
ンドを書き込む。

［Ｖ］コプロセッサ３３は、コマンド用通信レジスタ３
４に正しいコマンドが書き込まれるとＲＥＡＤＹ３５を
アクティブにして、メインプロセッサ３２におけるパス
制御装置７にコマンド転送サイクルの終了を知らせる。

［ｖｌ］メインプロセッサ３２においてパス制御装置７
は、コマンド転送サイクルを終了する。

（８）コプロセッサ３３は、書き込まれたコマンドをプ
リデコードし、必要なオペランドを認識する。

（９）メインプロセッサ３２においてパス制御装置７は
、演算装置４にすでに先読みされている転送すべきオペ
ランドを、コプロセッサ３３のオペランド用通信レジス
タ３４に以下のサブシーケンスを用いて書き込む、　Ｃ
ＬＯＣＫ　ＮＯ７〜８の状態である。

［１］メインプロセツサ３２においてパス制御装置７は
、アドレスバス３８にオペランド用通信しスタ３４を指
定するアドレスを出力する。

［１１］メインプロセツサ３２においてパス制御装置７
は、データバス４０に転送すべきオペランドを出力する
。

［ＩＩＩ　］メインプロセッサ３２においてパス制御装
置７は、ＡＳ３７、ＤＳ３９をアクティブにしてアドレ
スおよびデータの有効性を知らせる。

［ｔｖｌコプロセッサ３３は、ＡＳ３７、ＤＳ３９がア
クティブに成った時点でアドレスバス３８で指定される
オペランド用通信レジスタ３４にデータバス４０上のオ
ペランドを書き込む。

［Ｖ］コプロセッサ３３は、オペランド用通信レジスタ
３４に正しいオペランドが書き込まれるとＲＥＡＤＹ３
５をアクティブにして、メインプロセッサ３２における
パス制御装置７にオペランド転送サイクルの終了を知ら
せる。

［ｖ１］メインプロセッサ３２においてパス制御装置７
は、オペランド転送サイクルを終了する。

［ｖｉｌ］コプロセッサ３３は、コプロセッサ用命令の
実行のための必要な全てのコマンドおよびオペランドが
揃ったかどうかをプリデコードの結果と比較する。

［備］メインプロセッサ３２においてパス制御装置７は
、全データ転送サイクルを終了する。

（９）コプロセッサ３３は、オペランドが揃ったことが
確認されると、コマンド用通信レジスタ４１に書き込ま
れたコマンドをデコードし、オペランド用通信レジスタ
３４に書き込まれたデータをコプロセッサ３３上のフロ
ーティング・ポイント・レジスタへ格納する。ＣＬＯＣ
Ｌ　９〜１１の状態である。（オペランドの格納に３ク
ロツクかかると仮定する。）（１０）コプロセッサ３３は、コプロセッサ用命令が終
了し、次の命令のコマンドおよびオペランドの書き込み
が可能となると、ＣＰＲＤＹ　３６をアクティブにして
メインプロセッサ３２に次命令実行可能を知らせる。　
ＣＬＯＣＫ　１２の状態である。

（１１）次命令もコプロセッサ命令とすると、連続して
コマンドを転送される。ＣＬＯＣＫ　Ｎｏ　１３〜の状
態となる。

以上のように本実施例によれば、情報処理装置における
メインプロセッサにオペランド先読み装置を設けること
により、主記憶への読み込み時間とコプロセッサの演算
時間がオーバラップ可能となり、高速なプロセッサ間通
信およびメインプロセッサから見たコプロセッサの実行
の高速化が実現出来る。第２図において、１命令実行時
間は８クロツクで完了する。従来例における第７図と比
較して、２クロツク高速化される。

第５図は、本発明の第２の実施例における情報処理装置
が有するメインプロセッサの構成図を示すものである。

第５図において、５１は命令解読装置、５２はオペラン
ドのアドレス計算を行なうオペランド先読み装置Ａ１５
３はオペランドの先読みを行なうオペランド先読み装置
Ｂ、５４は演算装置、５６は命令コードの先読みを行な
う命令先読み装置、５７は主記憶・Ｉｌｏなどを接続す
るチップパス、５８はオペランド先読み装置Ｂ５３、命
令先読み装置５６およびオペランドの書き込み時の演算
゛装置５４からの要求を調停しチップパス５７の制御を
行なうパス制御装置で、以上は第１図の構成と同様なも
のである。第１図の構成と異なるのは、命令解読装置５
１より受は取った演算装置５４の制御情報のキューイン
グを行う制御情報バッファ５５をオペランド先読み装置
Ａ５２およびオペランド先読み装置Ｂ５３と平行に、か
つ命令解読装置５１と演算装置５４の闇に設けた点であ
る。

以上のように構成された第２の実施例の情報処理装置に
おいて、メインプロセッサ３２が主記憶３１上の３２ビ
ツトデータをコプロセッサ３３上のフローティング・ポ
イント・レジスタに格納する命令の実行に伴う通信手続
きを第２図を用いて説明すると、第１の実施例と同様な
ものになる。

第２の実施例によれば、第１の実施例による効果は存在
し、制御情報バッファ５５を設けたことにより、オペラ
ンドフェッチのないコプロセッサ用命令についても、コ
マンドがオペランド先読み装置Ａ５２およびオペランド
先読み装置Ｂ５３のパスを通らずに制御情報バッファ５
５のパスを通過でき、オーバヘッドのない命令実行が可
能となる。また、演算装置５４で実行されている命令よ
り２個以上遅れて実行されるコプロセッサ用命令につい
ても命令が制御情報バッファで待つ間に、オペランド先
読み装置Ｂ５３は、先行的に実行可能となり、パスの有
効利用およびバンド幅の拡張を望める。

なお、第１および第２の実施例においては、コプロセッ
サ命令のオーバラップ実行を使用しないで説明したが、
オーバラップ実行を使用しても効果は変わらない。

発明の詳細な説明したように、本発明によれば、高速なプロセッサ
間通信、メインプロセッサから見たコプロセッサの高速
実行、パスのバンド幅の拡張が可能となり、その実用的
効果は大きい。

【図面の簡単な説明】

第１図は、本発明の第１の実施例における情報処理装置
が有するメインプロセッサの構成図、第２図は、第１図
の構成のメインプロセッサを用いた第３図の情報処理装
置における通信手続きを説明する動作波形図、第３図は
、情報処理装置の構成図、第４図は第３図に示めした通
信用レジスタの構成図、第５図は、本発明の第２の実施
例における情報処理装置が有するメインプロセッサの構
成図、第６図は、従来の情報処理装置におけるメインプ
ロセッサの構成図、第７図は、第６図の構成のメインプ
ロセッサを用いた第３図の情報処理装置における通信手
続きを説明する動作波形図である。１・・・命令解読装置、２・・・オペランド先読み装置
Ａ、３・・・オペランド先読み装置Ｂ、４・・・演算装
置、５・・・命令先読み装置、６・・・チップパス、７
・・・パス制御装置、３１・・・主記憶、３２・・・メ
インプロセッサ、３３・・・コプロセッサ、３４・・・
通信用レジスタ、３５・・・信号線ＲＥＡＤＹ、　３６
・・・信号ＩＩＣＰＲＤＹ、　３７・・・アドレススト
ローブＡＳ、３３・・・アドレスバス、３９・・・デー
タストローブＤＳ、４Ｑ・・・データバス、４１・・・
通信用レジスタ、５１・・・命令解読装置、５２・・・
オペランド先読み装置Ａ、５３・・・オペランド先読み
装置Ｂ、５４・・・演算装置、５５・・・制御情報バッ
ファ、５６・・・命令先読み装置、５７・・・チップパ
ス、５８・・・パス制御装置、７１・・・命令解読装置
、７２・・・レジスタ群、７３・・・演算装置、７４・
・・パス制御装置、７５・・・内部パス、７６・・・チ
ップパス。代理人の氏名　弁理士　中尾敏男　はか１名第１図第３図第４図第５図Ｓ８第６図ト′−１，ｊ　　ｒ％　　　　’ｌｒ％城

Claims

【特許請求の範囲】

メインプロセッサおよび複数のコプロセッサは相互に信
号線に接続され前記メインプロセッサおよび複数の前記
コプロセッサおよび主記憶が共通のアドレスバスおよび
データバスに接続され、前記メインプロセッサが前記主
記憶上のコプロセッサ用命令を前記コプロセッサを用い
て実行を行なわせる際に、前記メインプロセッサは前記
コプロセッサが前記コプロセッサ用命令の実行に必要と
するコマンドおよびオペランドを前記コプロセッサに書
き込み、前記コプロセッサが前記メインプロセッサへ演
算結果を返す場合には前記メインプロセッサが前記コプ
ロセッサ実行後の演算結果を読み込むインタフェースを
持ち、前記コプロセッサが前記メインプロセッサより前
記コマンドおよび前記オペランドを含む転送されたデー
タの受信終了を前記信号線を用いて前記メインプロセッ
サに知らせ前記メインプロセッサはデータ転送サイクル
を終了するプロトコル、前記コプロセッサが前記コプロ
セッサ用命令実行途中の状態を前記信号線を用いて前記
メインプロセッサに知らせ前記メインプロセッサは前記
コプロセッサへ前記状態に対して処理を行なうプロトコ
ルを実現するシステムにおいて、前記メインプロセッサ
が前記コプロセッサを用いて前記コプロセッサ用命令の
実行を行なわせるための前記コプロセッサへの前記コマ
ンド書き込み以前に前記コプロセッサ用命令の実行に必
要とする前記オペランドを前記主記憶上から読み込むオ
ペランド先読み回路を前記メインプロセッサに設けたこ
とを特徴とする情報処理装置。