JPS63193246A - 集積キャッシュ・メモリと外部メモリの間の一貫性を保つ方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業上の利用分野 この発明はデータ処理装置、特にマイクロプロセッサの
性能に悪影響を与えずに、マイクロプロセッサの集積キ
ャッシュ・メモリと外部メモリの間の一貫性を保つ方法
に関する。 従来技術及び発明の解決しようとする問題点普通のデー
タ処理装置のアーキテクチュアでは、中央処理装置が、
外部インターフェース・バスを介してメモリから検索し
た命令およびオペランドを処理する。中央処理装置は、
命令およびオペランドを外部メモリから検索し得る速度
より、ずっと甲い速度で実行することができるから、命
令およびデータを持つために中央処理装置が費やす時間
を最小限にするために、中央処理装置と外部メモリの間
に小形の高速バッファまたはキ１１ツシュ・メモリを設
ける場合が多い。 使われる可能性が最も大きい情報を中央処理装置がすぐ
利用することができるように保証するため、キャッシュ
・メモリはその内容を動的に取替える。中央処理装置が
情報を必要とするとき、キｔνツシュをアクセスし、所
要の情報がキャッシュ内にみつかれば、外部インターフ
１−ス・バスを介して外部メモリをアクセスする必要が
ない。 キャッシュ・メモリは高性能のマイクロプロセッサにご
く最近になって導入された特徴である。 しかし、こういうマイクロプロセッサのアーキテクチュ
アでは、ｔ：　１ｐツシユは、マイクロプロセッサの計
算クラスタの中にあるが、マイクロプロセッサと同じ半
導体「マイクロチップ」上に集積されていない。キャッ
シュ・メモリを「チップ上」に集積すれば、情報を求め
て「チップ外」へ行くのに伴なう遅延時間を更に短縮す
るという利点がある。マイクロプロセッサの最高性能を
達成するためには、集積キャッシュが不可欠である。 最高の性能および正しい動作を達成するためには、キャ
ッシュ・メモリは、中央処理装置が必要とするかもしれ
ない最も最新の情報を反映しなければならない。この条
件は普通「キャッシュの一貫性を保つこと」と呼ばれる
。、１ｔｌツシユの一貫性を保つことは、次に述べる一
連の事象によって要約することができる。最初に、キｉ
）ツシュが外部メモリ内の成るアドレスから情報記号の
コピーを受取る。外部メモリのそのアドレスにある情報
記号をこの後外部装置からの書込みによって修正１゛る
。その結果、キャッシュには「古くむプた」記号が存在
する。外部メモリとキャッシュの間の−Ｌ’ｌ性を保つ
ためには、中央処理装置が対応するアドレスからの情報
を要請する前に、キャッシュの古くなった記号を更新す
るかまたは無効にしなければならない。 チップ外のキャッシュを用いる従来のマイクロプロセッ
サの設計では、キャッシュ・エントリーの無効化は、比
較のために、外部メモリの修正された位置のアドレスを
１組のキャッシュ・アドレス・タグに送る。成る場合に
は、余分の１組のキ１νツシュ・タグを使って、マイク
ロプロセッサのキャッシュ参照の妨害を避ける。この比
較と、その結果−ｔ：　ｐツシュを無効にするとすれば
、この無効化が、システム・インターフェース・バスを
介して行なわれる。 しかし、従来のキャッシュ・エントリー無効方式を集積
キャッシュに適用すると、多数の問題が起こる。第１に
、無効アドレスを入力するために、マイクロプロセッサ
に付加的なビンが必要になることがある。付加的なビン
を追加せず、その代りに、キャッシュ無効アドレスを入
ノｊするために、マイクロプロセッサ゛の外部参照用の
ビンを使うと、インターフェース・バスのコンテンショ
ンが生じ、マイクロプロセッサの性能が低下する。第２
に、無効アドレスと比較するためにチップ上のキャッシ
ュに対するアドレス・タグの別のコピーが必要になるこ
とがある。そうでないと、１組のタグしか使わないと、
タグのコンテンションが起こり、やはり性能が悲くなる
。 問題点を解決する為の手段 従って、この発明の目的は、関連する中央処理装置の性
能に悪影響を与えずに、集積キャッシュ・メモリの一貫
性を保つ方法を提供することである。 この発明の別の目的は、チップ上のキャッシュの内容を
外部から監視する方法を提供Ｊることである。 この発明の別の目的は、チップ上のキャッシュ位置を選
択的に無効にすることである。 上に述べた問題に対するこの発明の解決策は、キャッシ
ュ内の無効にする位置を特定することにより、マイクロ
ブ［］セセラのインターフェース上のビンの数を制限す
ることである。即ち、主メモリのアドレスではなく、無
効にすべき

【゛１７ツシｊの組を特定する。別個の無効
バスを使うことにより、マイクロプロセッサの外部参照
を邪魔せずに、キャッシュの無効化を行なうことができ
る。 チップ上の主１１ツシユに２重ボート形有効性ビットを
使うことにより、マイクロプロセッサのチップ上の参照
を妨げずに、無効化を行なうことができる。 タグをマイクロプロセッサにのせる代りに、キャッシュ
・タグの付加的なコピーを持つ「バス監視」回路を設け
る。これによってマイクロプロセッサノのコストを切下
げる。無効化の割合が低いとき、バス監視回路は必要で
はない。主メモリ内の位置を修正するときには、いつで
も、キｔ７ツシユに別のアドレスが記憶されていても、
その位置を含むキャッシュの組を無効にすることが可能
である。これによって、特別のバス監視回路のコストが
節約されるが、不必要な無効化が行なわれるため、性能
は低下する。バス監視回路を含めるかどうかに関するコ
スト／性能の兼合いは、システムの設お技術者にまかさ
れる。 ここで説明するマイクロプロセッサのチップ上キトツシ
ュは、５１２バイトの命令キャッシュと別個の１０２４
バイトのデータ・キャッシュを含む。命令キャッシュお
よびデータキャッシュは別々に何部することができる。 ２つのキャッシュの内容は、随意選択により、一定のメ
［り位置に固定することができる。特定の位置をキャッ
シュに固定する選択を使うことにより、中央処Ｊ！！’
！装買は重要な命令およびデータに対するチップ上のア
クセスが非常に早くなり、これは実時間の用途では非常
に右利である。 キャッシュ無効命令を実行して、命令キャッシュおよび
／またはデータ・キャッシュを全体的に無効にするか、
または無効命令を実行して、何れか一方または両方のキ
ャッシュにある１個の１６バイトのブロックだけを無効
にすることかできる。 現在のバス・サイクルのメモリ参照がキャッシュ不可能
であることを中央処理装置に知らせるキャッシュ禁止入
力信号を使うことにより、個別の位置に対してキャッシ
ュを使うことを禁止することができる。 実施例 第１図はこの発明に従って集積キャッシュ・メモリの一
貫性を保つ方法を実施するマイクロプロセッサ（ＣＰＵ
）（１０）の全体的なアーキテクチュアを示している。 ＣＰＵ（１０）が命令を取出し、データを読取り且つ書
込み、浮動小数点動作を行ない、例外の要語に応答する
ために、外部メモリおよびシステム内にあるその他の装
置と連絡するためのバス・サイクルを開始する。 ＣＰＩＩ（１０）が、２０ＨＨ２ｔ”、１０ＨＩＰＳ　
（１秒アタリ１００万個の命令）まで実行し得る４段形
命令バイプライン（１２）を含む。命令パイプライン（
１２）と共に命令およびデータに対するバイブライン（
１２）の強い需要を支援する３つの記憶バッファがチッ
プ上に集積されている。記憶バッファが５１２バイトの
命令キャッシュ（１４）、１，０２４バイトのデータ・
キャッシュ（１６）、および６４エントリの変換バッフ
ァを含み、これが集積メモリ管理装置（８８０）（１８
）の中に含まれている。ＭＭＯ（１８）の主な機能は、
メモリ参照の要請を調停し、仮想アドレスを実アドレス
にに！換することである。集積バス・インターフェース
装置（ＢＩＤ）　（２０）が外部参照のためのバス・サ
イクルを制御する。 キャッシュおよびメモリ管理１能を命令パイプライン（
１２）と同じチップ上に配置することにより、あらゆる
用途に対し、メモリ・アクセス時間および帯域幅を改善
することにより、優゛れたコスト／性能が得られる。 命令キャッシュ（１４）及びデータキャッシュ（１６）
は、共に物理的である。このことは外部キャッシュやメ
モリとの一貫性をサポートする上で重要である。多重プ
ロセラナシステムの場合又は、全てのシステムで直接メ
モリアクセス（ＤＭＡ）　Ａペレーションが行われる場
合、同じアドレスが内部４−ヤッシ（１４，１６）に存
在しながらデータが外部メモリに出き込まれ、従ってこ
のアドレスを無効としなくてはならなくなるときがある
。内部キＶツシュ（１４，１６）が仮想である場合、外
部アドレスは実アドレスであるので、シングルキ１νツ
シュエントリを行って無効化することは、困難になる。 実キ１１ツシュがシングルエントリの無効化を可能にす
る。 ＣＰＵ（１０）　ハ、割込ミ制御装Ｍ　（ＩＣＵ）（２
４）　　（例えばＮ５３２２０２）のような利用し得る
周辺装置と６両立性がある。ＣＰｔ１（１０）に対】、
るＩＣＵインターフェースは完全に非同期であり、この
ため、ＩＣＵ（２４）をＣＰＵ（１Ｇ）よりも一層低い
周波数で動作させることができる。 ＣＰＵ（１０）がそれ自身のクロック発生器を持ってい
る。従って、タイミング制御装置を必要としない。 ＣＰＵ（１０）は、また外部キャッシュ・メモリ（２５
）ならびに「バス監視」回路（２６）の両方を支援する
、この回路は内部キャッシュの一貫性を保つのを助ける
。 第２図に示すように、ｃｐｕ（ｉｏ）は、バスのタイミ
ングおよび制御、キ１νツシュの制御、例外の要請およ
びその他の機能のために、１１４個のインターフェース
信号を持っている。Ｆ記のリストは、ＣＰＵ（１０）イ
ンターフェース信号の機能をまとめたものである。 入力信号 ＢＡＣに　　　バースト確認（アクティブロー、即ち、
低で作用）。バースト要請に応答して 作用する時、メモリがバースト・サイ クルを支援することを示づ。 Ｂ［Ｒバスの誤り（低で作用）。現在のバス・サイクル
の間、誤りが検出された ことをＣＰｔ１（１０）に知らせる。 ＢＲＩ　　　　バスの再試行（低で作用）。ＣＰＵ（１
Ｇ）が現在のバス・サイクルをもう１回道 行しなければならないことを示す。 ＢＷＯ−ＢＷＩ　　バスの幅（２本の符号化された線）
。 これらの線が、下記の表１に示すよう に、各々のデータ転送に対するバスの 幅（８，１６または３２ビツト）を定める。 表　　　　１ ＣＩ八へ−ＣＩＡ６キヤツシユ無効アドレス（７木の符
号化された線）。キャッシュ無効アド レスがＣＩＡバスに出る。表２が、ＣＰＩＩ（１０）の
各々の内部キャッシュに関連するＣＩＡ線を示す。 表　　　　２ ＣＩｌ　　　　主１フッシュ入力禁止（アクティブハイ
、即ち、高で作用）。現在のバス・ サイクルのメモリ参照がキ１７ツシユ 可能でないことをＣＰＵ（１０）に知らせる。 ＣＩＮＶ［キャッシュ無効付能。外部キャッシュ無効の
選択か或いは試験モード動作が 選択されたかを決定する入力。 ０１Ｋ　　　クロック。ＣＰＵ（１０）に対する仝ての
タイミングを取出すのに使われる入カク １コック。 ＤＢＧ　　　　デバッグ・トラップ要語（立下りで作動
）。この信号の高から低への変化が トラップ（ＤＢＧ）を生じる。 １１０１．０　　　　保持要請（低で作用）。直接メモ
リ・アクセス装置（ＤＨＡ）のためまたはマルヂブロＵ
ツ丈用にバスを解放υるよう にｃｐｕ（ｉｏ）に要請する。 ＩＮＴ　　　　割込み（低で作用）。マスク可能な割込
み要請。 ＩＮＶｓＥＴ　　　組無効（低で作用）。低である時、
チップ上のキｊｙツシュ内のある組だ けが無効にされる。高であるとき、 キャッシュ全体が無効にされる。 ＩＮＶＤｃ　　　データ・キャッシュ無効（低で作用）
。 低である時、データ・主１フッシュ内で無効作用が行な
われる。 ＩＮＶＩＣ命令キャッシュ無効（低で作用）。低である
時、命令キ亀？ツシコ内で無効作用が行なわれる。 １０ＤＥＣＩｌｏ　復？３　（低１”作用）、ｆｌ装；
ａが現在のバス・サイクルによってアド レスされたことをＣＰＵ（１０１に知らせる。 Ｎ旧　　　マスク出来ない割込み（立下りで作動）。こ
の信号の高から低への変化が、マスクできない割込みを
要請する。 ＩＩＤＹ　　　　用意完了（ｉ！′＋ｉで作用）。この
信号が作動されていない間、ｃｐｕ（ｉｏ）は遅いメ［
りまたは周辺装置を支援するために、現在のバス・サイ
クルを延長する。 Ｒ８［リセット（低で作用）。ＣＰＩＩ（１０）を初期
設定するためのリセットの例外を発 生する。 ５ＤＯＮＥ　　　スレーブ済み（低で作用）。スレード
ブ１．１　ｔ＝ツサが命令の実行を完了したことをＣＰ
Ｕ（１０１に知らゼる。 Ｓ　Ｔ　Ｒ八Ｐ　　　スレーブ・トラップ〈低で作用）
。スレーブ・ブ［１セツザが、命令を実行している間に
、トラップ状態を検出した ことをＣＰＵ（１０）に知らゼる。 出力信号 八〇−Ａ３１　　　アドレス・バス（３状態、３２木の
線）。 バス・サイクルの間、３２ビツト・アドレスを転送する
。ＡＯが最下位ビットを転送する。 ＡＤＳ　　　　アドレス・ストローブ（低で作用、３状
態）。バス・サイクルが開始され、 有効アドレスがアドレス・バスにある ことを知らせる。 ＢＥＯ−８［３バイト付能（低で作用、３状態、４本の
線）。表３に承りように、データ・ バスの各々のバイトの転送ができるよ うにする信号。 ＢＨＴ　　　　メモリ・トランデクジョン開始（低で作
用、３状態）。現在のバス・サイク ルが有効であること、即ち、バス・サ イクルが取消されなかったことを示１゜バス・サイクル
中でＣ０ＮＦにりも早く利用し１ｑる。 Ｉ　　　　ブレーク点（低で作用）。ＣＰＩＩ（１０）
がデバッグ状態を検出したことを知らせ る。 ＢＩｔＥＱ　　　　バースト要請（低で作用、３状態）
。 ｃｐｕ（ｔｏ）がバースト・サイクルを遂行することを
要請していることを示ず。 ＢＩＩＳＣＩに　　バス・クロック。バスのタイミング
のための出力クロック。 ＣＵＳＦＣｔｔシツシュ区間（３状態）。キ（Ｆツシュ
可能なデータ読取バス・サイクル に対し、チップトのデータ・キ１７ツ シユ（１８）のうら、データが入れられる区間を示す。 ＣＩＯキャッシュ禁止（＾で作用ン。現在のバス・サイ
クルのメモリ参照がキャッ シュ可能でないというＣＰＵ（１０）による表示。レベ
ル−２のページ・テーブ ル・エントリ中のＣＩ−ビットによって制御される。 ＣＯＮ　ｒ　　　　バス・サイクル確認（低で作用、３
状態）。ＡＤＳで開始されたバス・サイクルが有効であ
ること、即ら、バス・サ イクルが取消されていないことを知ら せる。 ＤＤＩＮ　　　　データ入力方向く低で作用、３状態）
。 データ・バスにおける転送方向を示づ。 バス・サイクルの間に低である時、 ＣＰＵ　１０がデータを読取っていることを示す。バス
・サイクルの間高である時、ＣＰＵ１０がデータを書込
んでいることを示す。 ＋１１ＤＡ　　　　保持確認（低で作用）。１−８０１
　Ｄ入力に応答して、ｃｐｕｉｏによって作動され、ｃ
ｐｕ　ｉｏがバスを解放したことを示す。 １１０　　　　インターロック形バス・シイクル（低で
作用）。インターロック保護を伴う 一連のバス・サイクルが進行中である ことを示す。 １０１ＮＩＩ　　　Ｉ１０禁止（低で作用）。周辺ＶＲ
置がアドレスされた場合、現在のバス・サイ クルを無視すべきであることを示す。 ＩＳＦ　　　　内部逐次取出し。ＰＦＳと共に、実行を
開始する命令が逐次形（ＩＳＦ＝低）または非逐次形（
Ｉ　Ｓ　ｌ−＝高）であることを示ＰＩＳ　　　　プロ
グラム・フロー状態（低で作用）。 この信号のパルスは、各々の命令に対 する実行の開始を示ず。 ＳＰＣスレーブ・プロセッリ制御Ｉ（低で作用）。スレ
ーブ・プロセッサのバス・ リーイクルに対するデータ・スト［１−ブ。 ５ＴＯ−３Ｔ４　　状態（５本の符号化された線）。バ
ス・サイクル状態コード。ＳＴＯは最下位ビットである
。符号化が表４に示さ れている。 ｔｌ／Ｓ　　　　ユーザ／スーパバイザ（３状態）。 ユーザ・モード（Ｕ／Ｓ＝高）またはスーパバイザ・−
［−ド（ＩＪ／Ｓ−低）であることを示す。 両１ｉ向信号 Ｄｏ−０３１データ・バス（３状態、３２木の線）。 バス・サイクルの間、８．１６または３２個のデータ・
ビットを転送する。、Ｄｏが最下位ビットを転送する。 第３図について説明すると、ＣＰＵ（１０）は内部では
８個の主要な傭能装置として構成されており、これらは
並列にＶ」作して、命令を実行するために次の動作を行
なう。予備取出し、復号、実効アドレスの計算、原始オ
ペランドの読取り、結果を読取ってレジスタに記憶、結
果をメモリに記憶。 ローダ（２８）が命令の予備取出しを行ない、アドレス
装置（３０）および実行装置（３２）で使うためにそれ
らを復号する。ローダ（２８）が命令キャッシュ（１４
）からＩＢＵＳバスを介して受取った命令を８バイト命
令持ち行列に転送する。ローダ（２８）は各々の１ノイ
クルで命令フィールドを取出Ｊことができる。「フィー
ルド」は動作コード（アドレス・モード指定子を含めて
１乃至３バイト）、変位値または即値のいずれかを意味
する。ローダ（２８）が、動作コードを復号して初期マ
イクロコード・アドレスを発生し、それがＬＡＯＲバス
を介して実行装置（３２）に送られる。復１３された一
般アドレス・モードがＡＤＨＳバスを介してアドレス装
置（３０）に送られる。変位値がＤＩＳＰバスを介して
アドレス装置（３０）に送られる。即値がＧＣＢＵＳバ
スに利用できる。ローダ（２８）が後で説明するブラン
チ予測門構をも含む。 アドレス装Ｈ（３０）が、専用３２ピツト加ｉ３を用い
て実効アドレスを計算し、実行装置（３２）に対して原
始オペランドを読取る。アドレス装置（３０）が、レジ
スタ・ファイル（３４）からＧＣＢＵＳへのボートを制
御する。このボートを介して、基底値および指標飴をア
ドレス加算器に転送し、データ値を実（ｊ装置（３２）
に転送づ”る。オペランド参照用の実効アドレスが、仮
想アドレス・バスであるＧＶＡバスを介してＭＨＯ（１
８）およびデータ・キｔ７ツシユ（１６）に転送される
。 実行装置（３２）がデータ通路と、命令を実行し且つ例
外を処理するためのマイクロコード形制御装置を含んで
いる。このデータ通路は３２ビツト０術論理装置（ＡＬ
ｌｌ）、３２ピツト・バレル・シフター、６３ビット優
先順位符号器および多数のカウンタを含む。実行装置（
３２）に設けられた特殊用ハードウェアが乗算を支援し
、絶対値の小さい乗数に対づ−る最適化を伴って１サイ
クル毎に１ビツトを引込める。 実行装置（３２）が結果を記憶するＧＮＮババスらレジ
スタ・ファイル（３４）へのボートを制御！ｌＩづ°る
。 ＧＮ＾バスは、レジスタ・ファイル（３４）に含まれて
いる構成レジスタ、及び割込み基底レジスタのような多
数の台用レジスタの値を読取るためにも、実行装置（３
２）によって使われる。２−エントリ・データ・バッフ
ァは、実行Ｖｔ１ｔ！　（３２）が、１つの命令の実行
と、前の命令に対する結果をメモリに記ｒすることをオ
ーバラップすることができるようにＪる。ＧＶ八ババス
、複雑な命令（ＰＡえばストリング動作）に対するメモ
リ参照を実行するため並びに例外の処理のために、実行
装置（３２）によって使われる。 レジスタ・ファイル（３４）に含まれる構成レジスタは
、３２ビツトで構成され、その内の９ビツトを用いる。 用いられるビットが、割込みのベクトル化、スレーブ命
令の実行、チップ上の命令キ１ｒッシュ（１４）および
データ・キＰツシュ（１６）の制御を含めて、ＣＰＵ（
１０）の種々の動作モードを何面する。形式レジスタの
内容がロードされたとき、ビット４乃至７にロードされ
る値は無視する。形式レジスタの内容が記憶されるとき
、これらのビットは１である。 形式レジスタの形式が表５に示されている。次に種々の
制御ビットを説明する。 表　　　　　　５ Ｉ　　υ書込みのベクトル化。 このビットはマスク可能な割込みが非ベクトル（ＶＩ＝
Ｏ）モードまたはベクトル（ＶＩ＝１）モードのど１５
らかで処理されるかを制御する。 Ｆ　　浮動小数点命令の組。 このビットは浮動小数点命令を実行する浮動小数点装置
が存在するかどうかを示す。 Ｍ　　メモリ管理命令の組。 このビットはメモリ管理命令の実行を何面する。 Ｃカスタム命令の組。 このビットはカスタム命令を実行するためのカスタムス
レーブ・ブロセツナが存在するかどうかを示す。 Ｄ［直接−例外付能。 このビットは、割込みおよびその他の例外に対するＣＰ
Ｕ（１０）の応答時間を改善する例外を処理するモード
である直接−例外モードを何面Ｊる。 ＤＣデータ・キャッシュ付能。 このビットはデータの読取および書込みのために、デー
タ・キャッシュ（１６）をアクセスすることを何面する
。 ＬＤＣデータ・キャッシュ固定。 このビットは、データ・キャッシュ（１６）の内容が固
定メモリ位ｌに配置される （ＬＤＣ＝１）かまたはキＶツシュからデータの読取が
抜けているときに更新されるか（ｔｒｃ＝ｏ）を制御す
る。 ＩＣ命令キャッシュ付能。 このビットは命令の取出しのために、命令キャッシュ（
１４）のアクセスを何面する。 ＬＩＣ命令キャッシュ固定。 このビットは命令キャッシュ（１４）の内容が固定メモ
リ位置に配置されるか（ＬＩＣ＝１　）またはキャッシ
ュからの命令の取出しが抜けているとぎに更新されるか
（ＩＩＣ＝Ｏ）を制御する。 前に述べたように、ＣＰＵ（１０）が、４段のパイプラ
イン（１２）で、いくつかの命令を同時に□実行するす
」作をオーバラップする。バイブライン（１２）の全体
的な構成ならびに命令およびデータに対する種々のバッ
ファが第７図に示されている。実行装置（３２）が１つ
の命令に対する結果を計算している間、アドレス装置（
３０）が実効アドレスを計算し、続く命令に対する原始
オペランドを読取ることができ、ローダ（２８）が３番
目の命令を復号し、４番目の命令を８バイト待ち行列に
予備取出しすることができる。 アドレス装置（３０）および実行装置（３２）は命令１
個当り２サイクルのピーク速度で命令を処理り°ること
ができる。ローダ（２８）は命令１個当り１サイクルの
ピーク速度で命令を処理り゛ることができ、そのため、
典型的にはアドレス装置（３０）および実行装置（３２
）に対して着実に命令を供給Ｊることができる。ブラン
チ命令または命令キャッシュ（１４）のミスにより、命
令ストリームにｌｊ　ｐツブが生じたときだけ、ローダ
（２８）がバイブライン（１２）のスルーブツトを壊す
。 第８図はアドレス装置（３０）ｆ′３よび実行装置（３
２）によってメモリからレジスタへの２つの命令を実行
する様子を示す。ＣＰＩＩ（１０）は大抵の酋通の命令
に対して【、裏、２サイクルの実行速度を保つことがで
き、典型的には次の場合にだけ遅延を持つ。 １、変換バッファのミスおよび調整されていない参照に
よる記憶遅延。 ２）バイブライン（１２）の段の間のリソースのコンテ
ンション。 ３　ブランチ命令およびその他の非逐次形命令の取出し
。 ４、位取りした指標のような複雑なアドレス・モードお
よび除算のような複雑な動作。 第９図はバイブライン（１２）のタイミングに対するデ
ータ・キャッシュ（１６）のミスの影テでを示す。 ＢＩＵ（２０）がデータを読取るバス・サイクルを完了
するまで、実行装置（３２）は２サイクル′！ｌ延する
。 ｃｐｕ（ｉｏ）が行なう基本バス・す“イクルは後で訂
しく説明する。 第１０図はバイブライン（１２）のタイミングに対する
アドレス・レジスタのインク−ロックの影ν号を示ず。 １つの命令がレジスタを修正しており、その開法の命令
がアドレス計節のためにそのレジスタを使う。実行装置
（３２）がレジスタの更新を完了するまで、アドレス装
置（３０）は３サイクルｄ延する。２番目の命令がアド
レス計算ではなく、データの値のためにレジスタを使う
場合（例えば、八〇〇〇　ＲＯ，旧）、実行装置（３２
）にある側路回路を使って、バイブライン（１２）のｄ
Ｙ延を避ける。 萌に述べたように、ローダ（２８）はブランチ命令を処
理する回路を含んでいる。 「ブランチ」命令は、現在実行中の命令のアドレスに対
し、現在実行中の命令に符号化された変位値を加葬する
ことによって計算された宛先アドレスにある命令に、制
御作用を切替える可能性のある命令である。ブランチ命
令は「無条件」また（４１１条件つき」になることがあ
る。（！２にの場合、ＣＰＩＩ（１０）の状態に関する
特定された条件が真であるかどうかを判定するための試
験を行なう。ブランチ命令は、それが無条件であるか、
或いは条件例きであって特定された条件が真である場合
に、「採用コされるという。 ブランチ命令が復号された時、ローダ（２８）が宛先ア
ドレスを計口し、逐次形および非逐次形命令スｉ・リー
ムのどちらかを選択する。この選択は、ブランチ命令の
条件および方向に基づく。ブランチ命令が採用されると
ローダ（２８）が予測する場合、宛先アドレスがＪＢＩ
ＪＳを介して命令キャッシュ（１４１に転送される。ブ
ランチ命令が採用されると予測されてもされなくても、
ｎ−ダ（２８）は交代的な命令ストリームのアドレスを
保管する。後でブランチ命令が実行装置（３２）に達し
、そこで条件を解く。 実行装置（３２）は、ブランチ命令が採用されたかどう
かをＣＩ−グ（２８）に知らせる。ブランチ命令の予測
が正しくイ１い場合、バイブラインがフラッシコーし、
命令キャッシュ（１４）は正しいストリームからの命令
の予備取出しを開始Ｊる。 第１１図はブランチ命令が採用されると正しく予測した
効果を示している。ローダ（２８）による命令の復号に
２サイクルのギャップが起こる。バイブラインの先頭に
あるこのギ（！ツブは、完全に復号された１つの命令が
ローダ（２８）とアドレス装置（３０）の間でバッフ７
作用を受けているため、ならびにバイブライン（１２）
内の後の段で同時にこの他の斤延が起こりうるため、詰
っている場合が多い。 第１２図はブランチ命令の解の予測が正しく　％い影響
を示す。実行装Ｅ　（３２）に４サイクルの１′、セツ
ブが起こる。 ＣＰＩＩ（１０）が単相入力クロックＣ［にを受取る。 これはＣＰｔ１（４０）のりｊ作速度の２倍の周波数を
）Ｊｊつてイル。例えば、ＣＰＵ（１０）が２０Ｈ１ｌ
ｚ　テアル場合、入カフロックの周波数は４０Ｈｌｌｚ
である。ＣＰＵ（１０）がＣ［に入力を２で除して内部
クロックを求める。この内部クロックは、重ならない２
相ＰＩＩＩ　１およびＰｉｌｌ　２　ｒ構成される。Ｃ
ＰＵ（１０）　カＢＵＳＣＬＫ出力信号のＰｉｌｌ４を
駆動する。 第１３図はＣＬＫ入力信号と８　＋１　Ｓ　ＣＬに出力
信号の間の関係を示す。 第１４図に示寸ように、ＢＩＩＳＣＬに出力のことごと
くの立上りが、ｃｐｕ（ｉｏ）のタイミング状態（ＩＴ
状態」）の変化を定める。バス・サイクルは、関連する
時間線図で１１．　Ｉ２；Ｉ３よσｒ２Ｂと記した一連
の王状態の間に行なわれる。バス・サイクルの間にアイ
ドルＴ状態（Ｔｉ）があることがある。Ｃ１，に入力に
対するＢＵＳＣＬＫ出力の位相関係はリセットの時に設
定することができる。 主メしりおよび周辺装置の読取および書込みのために、
ＣＰＵ（１０）が行なう基本バス・サイクルは、Ｉ１お
よびＩ２と呼ぶバス・クロックの２サイクルの間に行な
われる。２つの理由で、基本バス・サイクルは２クロツ
ク・サイクルを超えて延長することができる。第１に、
近いメモリおよび周辺装置を待つために、付加的なＩ２
サイクルを追加することができる。第２に、外部メモリ
から読取る時、バースト・サイクル（ＦＴ２Ｂ　Ｊと呼
ぶ）を使って、相次ぐ位置からの多数の２重ワードを転
送することができる。 持ち状態のない基本読取および書込みバス・曇ナイクル
のタイミングが、夫々第１４図および第１５図に示され
ている。読取および書込みのどちらのバス・サイクルで
も、Ｉ１の前半の間、バス・サイクルの開始を示すアド
レス・ストローブＡＤＳをＣＰｕ（１０）が出す。Ｉ１
の開始からバス・サイクルの完了マチ、ＣＰＵ（１０）
が、状態（ＳＴＯ−３Ｔ４）　、ハイド付能（Ｂ［０−
ＢＦ２）、データ入力方向（ＤＤＩＮ）　、キャッシュ
禁止（ＣＩＯＩ　、Ｉ１０禁止（ＩＯＩＮｌｌ　）およ
びバス・サイクルＷｆ　Ｈ（Ｃ０ＮＦ　）　（ｆｉ　号
に対し、アドレス・バスおよび制御信号を駆動する。 バス・サイクルが取消されない場合（即ち、Ｉ２が次の
クロックで続く場合）　、ＣＰＵ（１０）が１１の間、
メモリ・トランザクション開始ＢＨＴを出し、Ｉ１の中
央から、バス・サイクルが完了するまで、バス・サイク
ル確認Ｃ０ＮＦを出し、完了した時、Ｃ０ＮＦを否定す
る。 Ｉ２（１）終りに、ＣＰＵ（１０）　ハ、ＲＤＹが作動
状態ニアって、バス・サイクルが完了したことを示して
いるかどうかを標本化する。即ち、追加の１２状態を追
加すべきではない。Ｉ２の後、次のバス・サイクルに対
するＩ１か、またはＣＰＵ（１０）が遂行すべきバス・
サイクルを持たない場合は、Ｔｉが続く。 第１６図に示すように、全説明した基本読取および書込
みバス・リーイクルが、一層良いアクセス時間を支援す
るように延長することができる。前に）小べたように、
ＣＰＩＩ（１０）が各々のＩ２状態の終りにＲＤＹを標
本化する。ＩｔｌｌＹが不作動であれば、Ｉ２をもう１
つのクロックだけ繰返すことにより、バス・サイクルを
延長する。最初より後の追加の１２状態は、「持ち」状
態とｐｆ′ばれる。第１６図は２つの待ち状態を追加し
て、読取バス・サイクルを延長することを示す。 第１７図に示すように、相次ぐメモリ位置から４つまで
の２重ワードのバースト転送を支援するために、Ｊ、４
本読取サイクルを延長することもできる。 バースト読取サイクルの間、最初の２重ワードが、基本
読取サイクルと同じく、Ｉ１およびＩ２状態の順序の間
に転送される。後続の２重ワードは、“［２Ｂ′　と叶
ばれる状態の間に転送される。バースト・サイクルは、
３２ビット幅のメモリから読取る為にだけ使われる。 バースト読取サイクルにおける転送の数が、Ｉ２または
７２Ｂ状態の間の出力信号ＢＲ［Ｑおよび入力信号■ｎ
の間のハンドシェイクによって制御され、現在の転送に
続いてもう１回の転送を要語していることを示す。メモ
リは、もう１回の転送を支援ツることができることを示
すために、ＢＡＣにを出す。第１７図は３つの転送のバ
ースト読取サイクルを示しており、ＣＰＵ（１０）は、
２番目の転送の後、■ｎを、否定にすることにより、こ
の順序を終了する。第１８図は２つの転送のバースト・
サイクルを示しており、これは２番目の転送の間、ＢＡ
Ｃにが不作動である時に、システムによって終了させら
れる。 バースト順序中の１番目よりの後の各々の転送に対し、
ＣＰＵ（１０）がアドレス・ビット２および３をインク
レメントし、次の２小ワードを選択する。 第１８図に２番目の転送について示づように、ＣＰＵ（
１０）が各々の状態Ｔ２Ｂの終りにＲＤＹを標本化し、
１？ＤＹが不作動であれば、バースト転送に対するアク
セス時間を延長する。 ６４ページに対するアドレス・マツピングを保持する前
に述べた変換バッファにより、チップ上で高速アドレス
変換が行なわれる。ページの規模は４にバイトである。 変換バッファが、最近に使われたメＬす・ページに対し
、仮想アドレスから実アドレスへの直接的なマツピング
を１１なう。変換バッフ？にあるエントリーがＨＨＵ（
１ｇ）によって割当てられ、自動的に取替えられる。仮
想アドレスを実アドレスに変換するのに必要な情報が、
変換バッファで脱落していれば、ＣＰＵ（１０）が外部
メモリにある２つのレベルのページ・テーブルエントリ
ーから情報を自動的に突止め、変換バッファを更新する
。８８０（１８）が、命令を実行するために必要となる
参照のためのアドレスを変換している間に、保ａ！違反
またはページの不在を検出すると、アボート・トラップ
が起こり、実行中の命令は中断する。 変換バッファにある６４個のエントリーの各々が、仮想
および物理ページ・フレーム番号、即もアドレスのうち
の最上位の２０ビツトを、仮想ページに対するアドレス
空間、ページに対する保護レベル、およびレベル−２ペ
ージ・テーブルエントリーからの修ｉＴＥ　ａ３よびキ
ャッシュ禁止ビットと共に記憶する。 保護レベル・フィールドが、成るページまたは１群のペ
ージに対して割当てられる保護レベルを設定する。表６
は保護レベル・フィールドの符号を示す。 前に述べたように、キャッシュ禁止ビットＣＩが第２レ
ベルのページ・テーブルエントリーに現われる。キャッ
シュ禁止ビットが１であれば、ページ上の位置に対する
命令取出しおよびデータ読取の参照は、チップ上のキャ
ッシュを側路する。 外部メモリに対する参照の間、キＩＩツシュ楚止ビット
がシステム・インターフェースに表示される。 修正ビットも第２レベル・ページ・テーブルエントリー
に現われる。ＨＨＵ（１８）が、ページに対する書込み
を行ない、ページ・テーブルエントリーの修正ビットが
Ｏであるとぎには、いつでもページ・テーブルエントリ
ーの修正ビットを１にセットする。 仮想アドレスを対応する実アドレスに変換するため、仮
想ページ・フレーム番号およびアドレス空間を変換バッ
ファにあるエントリーと比較する。 符合するページ・フレーム番号およびアドレス空間を持
つ有効な空間がすでに変換バッファに存在していれば、
実アドレスは即座に利用しうる。そうでなければ、変換
バッファにある有効なエントリーが、符合するページ・
フレーム番号およびアドレス空間を持っていなければ、
ＭＨＯ（１８）が仮想アドレスを変換し、脱落している
情報を変換バッファに入れる。ＨＨＵ（１８）は、それ
までに修正されていないページに対する書込みのときも
、変換を行なう。 メモリ参照に対する変換が何面されたとき、８Ｍ１１（
１８）が３２ビツートの仮想アドレスを３２ビツトの゛
実アドレスに変換し、各々の参照にお【ノる保護違反を
検査し、前に述べたように、参照のためにチップ上のキ
ャッシュを使うことを禁止することがありうる。参照に
対する変換が不作動にされたとき、実アドレスは仮想ア
ドレスと同じであり、保護検査は行なわれず、参照に対
してチップ上のキ１νツシュは禁止しない。 前に述べたように、８８１１（１８）が、４にＢのペー
ジおよび変換テーブルの２レベルを用いて、アドレスを
変換する。仮想アドレスは３つの構成部分ＩＮＤＥＸ　
１　、ＩＮＤＥＸ　２　オヨヒ０ＦｒＳＦＴニ分ケラレ
テイる。 ＩＮＤＥＸ　１及ヒＩＮＤｒＸ　２　ハ共ニ１０ビット
のフィールドで、夫々第ルベルおよび第２レベルのべ一
、ジのテーブルを指すために使われる。０ＦＦＳＥＴは
、仮想アドレスのそれより低い１２ビットである。これ
は選ばれたページ内のバイトを指す。 アドレス変換の間にページ・テーブルのエントリーを読
取るとき、８８０（１８）はデータ・キャッシュ（１６
）を側路し、常に外部メモリを参照する。 データ・キャッシュ（１６）にあるページ・テーブルの
エントリーを更新するとき、ＭＭＯ（１８）が、データ
・キャッシュ（１６）および外部メモリの両方にあるペ
ージ・テーブルのエントリーの内容を更新する。 ＣＰＵ（１０）のシステム・インターフェースは、第１
図に示づように、外部キャッシュ・メモリ（２５）を使
うことができるようにする。レベル−２ページ・テーブ
ルのエントリーからのＣＩビットが、バス・サイクルの
問、アドレスと共にＣＩＯ出力信号に出され、個々のペ
ージを選択的にキｔ！ツシュすることができるようにす
る。ＣＰＵ（１０）は、バス・すイクルの間、ＢＲＴ入
力信号を出すことにより、バス・サイクルの再試行をす
ることかぐきるようになっている。バス・サイクルを再
び試行する前に、ｃｐｕ（ｉｏ）がバスを解放し、こう
して外部キャッシュ（２５）が、外部主メモリに対する
アクセスを行なうことによって、ミスを処理することが
できるようにする。 この発明では、ＣＰＵ（１０）はチップ上のキャッシュ
と外部メモリの間で一貫性を保つようにする。 この目的のためにｃｐｕ（ｉｏ）が利用Ｊる方式が表７
に示されている。 前に述べたように、レベル−２ページ・テーブルのエン
トリーにあるＣＩビットを使って、個々のページに対し
てキャッシュを使うことを禁止することができる。 命令キャッシュ（１４）およびデータ・キャッシュ（１
６）にあるエントリーは、ヤヤツンユ無効Ｃ［ＮＶ命令
を使って無効にすることができる。ＣＩＮＶ命令を実（
１する間、ＣＰＵ（１０）が、命令の最初の３バイトお
よび原始オペランドを表承するために、システム・イン
ターフェースに２つのスレーブ・パスリーイクルを発生
する。これによって外部回路は、チップ上のキャッシュ
の内容を監視するのに使うため、ＣＩＮＶ命令の実行を
検出することができる。 ＣＩＮＶ命令を使って、いずれか一方または両方の内部
キャッシュの内容全体、または選ばれたキＸｌツシュに
ある１６バイトのブロックだけを無効にすることにでき
る。俊者の場合、原始オペランドの最上位の２８ビツト
が、調整された１６バイト・ブロックの実アドレスを特
定する。原始オペランドの最下位の４ビツトは無視する
。特定されたブロックがチップ上のキャッジ１内にない
場合、命令は何の影響もない。ＣＩＮν命令が、Ｉオプ
ションに従って命令キャッシュ（１４）を参照し、Ｄオ
−プションに従ってデータ・キャッシュ（１Ｇ）を参照
する。 ＣＩＮＶ命令の形式が表８に示されている。 表　　　８ オプションが文字Ａ（全部を無効にする）、Ｉ〈命令キ
ャッシュ）およびＤ（データ・キャッシュ）を列記する
ことによって特定される。ＩオプションもＤオプション
も特定されていなければ、何も無効にしない。 機械命令では、オプションは次のように△、ＩＪ３よび
Ｄフィールドに符号化される。 Ａ：　　０＝１６バイト・ブロックだけを無効にする。 １−キャッシュ仝体を無効にする。 １：　〇−命令キャッシュに影響しない。 １・−命令キャッシュを無効にする。 Ｄ二　〇−データ・キャッシュに影響しない。 １−データ・キャッシュを無効にする。 ＣＰＵ（１０）は、第１図に示す外部［バス監視」回路
（２６）をも支援する。バス監視回路（２６）の主な作
用は、メモリ共有マルチブロヒッザ・システムで５、ま
たＬＬ高帯域幅直接メモリアクセスＤＭＡ装置を持つ単
一プロセッサ・システムの何れにおいても、一方は命令
・キャッシュ（１４）およびデータ・キャッシュ（１６
）、そして使方は外部メモリの間の一貫性を保つことで
ある。バス監視回路（２６）は、ＣＰ　１１　（１０）
のバス・サイクルを観測して、命令キャッシュ（１４）
およびデータ・主１フッシュ（１６）に対するキャッシ
ュ・アドレス・タグのコピーを保持するとともに、外部
メモリ、例えばシステム内のＤＭＡ制御装置およびその
他のマイクロプロセッサに対する古込みを監視する。バ
ス監視回路（２６）が、キャッシュ・アドレス・タグと
書込み参照アドレスとの比較によって、外部メモリでチ
ップ上のキャッシュ内のある位置が修正されたことを検
出すると、ＣＰＵ（１０）に対してキャッシュ無効要請
を出す。 第１９図に示すように、バス監視回路（２６）は下記の
バスとインターフェース接続される。 １　内部キャッシュのエントリー（タグ）を変更するた
めの情報をつるため、ならびにＣＰＵ　（１０）の内部
キャッシュ・タグの更新されたコピーを保つために、Ｃ
ＰＵ（１０）のアドレス・バスＪ５よびＣＡＳ［Ｃ出力
。 ２）どの外部メモリのアドレスが変更されるかを検出す
るため、システム・バス。 ３．１ＮＶＳＥＴ　、　ＩＮＶＤｃ　、　ＩＮＶＩＣ’
１３よヒＣＩＡＯ−ＣＩＡ６人力信号で構成されるＣＰ
ＩＩ（１０）のキ↑・ツシュ無効バス。 第１９図について説明すると、前に説明したように、バ
ス監視回路（２６）がＣＰＩＩ（１０）の２つの内部キ
ャッシュ、即ら、命令キャッシュ（１４）およびデータ
・キャッシュ（１８）のタグ・コピーを管理り−る。 システム・バスのメモリ訳述みサイクルのアドレスがバ
ス監視回路（２６）内にある１つのタグと符合すると、
バス監視回路（２６）からｃｐｕ（ｉｏ）に対しキャッ
シュ無効バスを介して指令が出され、内部キャッシュの
対応するエントリーを無効にする。 無効信号が別個のキャッシュ無効バスを介して供給され
るから、ｃｐｕ（ｉｏ）による内部キャッシュのエント
リーの無効化は１クロツク・サイクルしかかからず、Ｃ
ＰＵ（１０）の進行中の外部バス・サイクルに干渉しな
い。命令キャッシュ（１４）およびデータ・キャッシュ
（１６）は１度に１組づつ無効にされる。即ち、命令キ
ャッシュ（１４）の１６バイト、およびデータ・キャッ
シュ（１６）の３２バイトである。 入力信号ＩＮＶＳＥＴは、無効化が１つの組（低）に適
用されるか或いはキＩＩツシュ全体（高）に適用される
かを示す。 無効要請が、ＣＰＵ（１０）が無効化の影響を受ける位
置に対する読取サイクル中の■２またはＴ２Ｂ状態を完
了するまり前またはそれと同時に発生した場合、バスに
読取られたデータはキせツシュ内で有効である。無効要
請が読取サイクル中の丁２またはＴ２Ｂｖ、ｆｌｌの後
に発生すれば、キャッシュ内でデータは無効である。 命令キャッシュ無効ＩＮＶＡＣ入力が低であれば、無効
化は命令キャッシュ（１４）内で行なわれる。 データ・キャッシュ無効ＩＮＶＤＣ入力が低であれば、
無効化はデータ・キャッシュ（１６）で行なわれる。 キャッシュ無効アドレスＣＩＡＯ−ＣＩＡ６が、ＣＩＡ
バスを介してＣＰＵ（１０）に送られる。これらのビッ
トは、データ・キャッシュ（１６）および命令キャッシ
ュ（１４）内で無効にすべき組のアドレスを定める。 バス監視回路は主に、キャッシュ・アドレス・タグのコ
ピーを記憶する３つのＩＩＡＨアレーで構成される。第
１９図に示すように、ＲＡＭビットは２重ボートになっ
ている。１つのボートは、ＣＰＵ（１０）によるバス読
取サイクルの間にタグを書込むために使われる。２番目
のボートは、システム・バスからの無効要請の間、タグ
を読取るために使われる。２重ボート形メモリ・セルを
使うことにより、システム・バスの無効要請をＣＰＵ（
１０）のバス・ｔナイクルと同期させることに伴なう問
題が簡単になる。 ＣＰＩＪ（１０）の外部参照との干渉をさけるほかに、
バス監視回路（２６）を使うと、ＣＰＵ（１０）の内部
活動の干渉も避けられる。これは、第４図および第５図
について述べたように、命令キャッシュ（１４）おにび
データ・キャッシュ（１６）の両方に２重ボート形有効
性ビットを使うことによって達成される。 バス監視回路（２６）を利用するためのシステムの条件
は、共有メモリの変更が原因の、考えられるキャッシュ
の無効化の割合に依存する。ＣＰＵ（１０）のキャッシ
ュ無効メカニズム、即ち、前に述べたＣＩＮＶ命令は、
ＣＰＵ（１０）によるメモリ・アクセスの割合よりも、
可能性がある無効の割合がずっと低ければ、バス監視回
路（２６）無しに使うことができる。例えば、書写し方
式を実施するシステムは、可能性のある無効化の割合が
高く、バス監視回路（２６）を必要とする。磨戻し方式
を使うシステムは、バス監視回路（２６）が不要になる
くらいに、可能性がある無効化の割合が低いことがある
。 考えられる内部キャッシュの無効の３つのシナリオが第
２０図乃至第２２図に例小されている。 第２０図は、無効化の割合が低く、従ってバス監視回路
（２６）を利用しないシステムに対するキャッシュの一
貫性を保つ解決策を示す。ＤＨＡＩＩＪｔｌｌ器または
システム内の別のＣＰｕが、システム・バスを介して主
メモリにある位置Ａの内容を書込むとき、位２Ａのアド
レスの下位の７ビツトが、ＣＩＡバスを介して０３口（
１０）に供給されて、ＩＮＶＩＣおよびＩＮＶＤＣの両
入力が低に駆動され、チップ上の位置Ａを含む組が無効
にされる。即ち、バス監視回路（２６）によるスクリー
ニングを使わずに、システム・バスの任意の店込みが、
命令キャッシュ（１４）およびデータ・キャッシュ（１
６）内の成る組を無効にする。この設計は、申−プロセ
ッサ・システムまたは成る形式のマルチプロセッサ機構
、例えばメモリのオーナ制御を使う機構に用いることが
できる。 第２１図は、キャッシュを無効にする高い割合を支援し
なければならず、そのためにバス監視回路（２６）を使
うだ番ノの理由が゛あるようなシステムに対するキャッ
シュの一貫性を保つ解決策を小り。＋Ｗｊに説明したよ
うに、バス監視回路（２６）がチップ上のキャッシュの
タグのコピーを管理している。このため、バス監視回路
のタグと符合プるような、システム・バスＬの任意のＮ
込みが、Ｃ１＾、　ＩＮＶＤＣ。 ＩＮＶＩＣおよびＩＮＶＳＥＴ入力に基づいて、対応（
る内部キャッシュで無効化を行なう。 ３番目のキャッシュの一貫性を保つ解決策が第２２図に
示されている。このシステムは無効化の１１１１合が＾
いが、大形の外部キャッシュ（２５）を取入れている。 この場合、外部キャッシュ（２５）が、それぞ゛れのバ
ス監視回路を使うことにより、主メモリとの一関性ζ保
つ。従って、内部キャッシュは、外部キャッシュ（２５
）との−ｌ′Ｉｔ’ｌを保ちさえ１ればよい。外部キャ
ッシュ（２５）を無効にすることがあれば、それによっ
て内部キャッシュの成る組が無効になる。外部キャッシ
ュ（２５）を更新すれば、それによって内部キャッシュ
内の成る組が無効になる。 ＣＰＵ（１０）の動作に関するこの他の情報は、この出
願と同日に出願された係属中の米国特許出願通し番号第
００６，０１６号に記載されており、必要があればそれ
を１≧照されたい。 この発明を実施する時、図面に示した実施例に種々の変
更を加えることができることはいうまでもない。特許請
求の範囲は、この発明を限定するものであり、特許請求
の範囲に該当する構造および方法ならびにその均等物は
この発明に属する。

【図面の簡単な説明】

第１図はこの発明に従ってキャッシュの一貫性を保つ方
法を利用づ゛る一般的なマイクロプロセッサ・アーキテ
クチュアの簡略ブロック図、第２図はマイクロプロセッ
サのインターフェース信号を示す図、第３図はマイクロ
プロセッサの主要な機能的な装置および相互接続バスを
示す簡略ブロック図、第４図はマイクロプロセラ今の集
ｖ４命令キャッシュの構成を示す簡略ブロック図、第５
図はマイクロプロセッサの集積データ・キャッシュの構
成を示す簡略ブロック図、第６図はデータ・４；ヤッシ
ュをアクセスするためのタイミング順序を示す時間線図
、第７図はマイクロプロセッサの４段形バイブラインの
全体的な構成を示す図、第８図は内部データ・キャッシ
ュのヒツトに対するパイプラインのタイミングを示す時
間線図、第９図は内部のデータ・キャッシュのミスに対
するパイプラインのタイミングを示す時間線図、第１０
図はパイプラインのタイミングに対するアドレス・レジ
スタのインターロックの影響を′示す時間線図、第１１
図はマイクロプロセッサの動作で採用されるブランチ命
令を正しく予測した効果を示す時間線図、第１２図はマ
イクロプロセッサの動作でブランチ命令の解の予測が不
正確であった影響を示す時間線図、第１３図はマイクロ
プロセッサのＣ［に入力およびｅｕｓｃｔに出力信号の
間の関係を示す時間線図、第１４図はマイクロプロセッ
サの基本読取サイクルを示す時間線図、第１５図はマイ
クロプロセッサの基本１ｇ込みサイクルを示す時間線図
、第１６図は２つの持もサイクルだけ延長した、マイク
ロブロセッ１すの読取ナイクルを示す時間線図、第１１
図は３回の転送を持ち、マイクロプロセッサで終了させ
られるバースト読取１ノイクルを示１時間線図、第１８
図は、２回の転送を持ち、２番目の転送が１つの持ち状
態だけ延長されていて、マイクロプロセッサによって終
了させられるバースト読取サイクルを示す時間線図、第
１９図はこの発明に従ってキャッシュの一貫性を保つた
めに使われるバス監視回路の簡略１０ツク図、第２０図
は無効化の割合が低いシステムに対するキャッシュの一
貫性を保つ解決策を示ｔｆｆ！Ｉ略ブロック図、第２１
図は無効化の割合がｎいシステムに対するキャッシュの
一貫性を保つ解決策を示す簡略ブロック図、第２２図は
人形の外部キャッシュ・メモリを持つ無効化の割合が高
いシステムに対するキャッシュの一貫性を保つ解決策を
示を簡略ブロック図である。 峠　　　ｅ＋　　　忙 Ｎ為２＆Ｎ◆コＮ◆１ ＋２／　　　　　　：Ｅ’工［：ｒ−７ＭＭｎ２４ＦＰ
）、ＲＯ ＡＤＤＤ　４（ＦＰｌ、ＲＯ ＋Ｌ、”７”；　　ＡＤＤＤ　４（ＦＰ）、　ＲＯｅｏ
ｎｄ ｋａｎｄ　Ｌａ＆ａｌ −〇に！：　　人ＤＤＤ４（汗）、ＲＯｒ工ロ？−］１
２ 王Ｆ工Ｇ−−ＩＢ （ｔｌＪ？：Ｑ　　　　　　　丁１　　　　　　　　ｎ
　　　　　　ＴｌＸ１＄ＴＩ王コエロシー１４゜ イｔト丁４１　　　　　　　丁１　　　　　　　丁２　
　　　　　Ｔｌｚ＋ｔＴ１ｒ工〔ｉ−工Ｓ １Ｆ工［：ｒ−１６ 王＝工Ｃｒ−１−７＋ ４ｔｌ＃ＩＴルにＴｈ　　　　　　丁１　　　　　　　
　ｎ　　　　　　　ｔｚｅ　　　　　　　４％）　　　
　　＊ｔ、ｍ１Ｆエロト−１８

Claims (24)

【特許請求の範囲】
1. （１）マイクロプロセッサの集積キャッシュ・メモリと
   マイクロプロセッサに付設する外部メモリの間の一貫性
   を保つ方法において、マイクロプロセッサが外部データ
   ・バスを介して外部メモリと連絡し、集積キャッシュ・
   メモリに記憶されている情報を無効にするキャッシュ無
   効命令を実行する工程を含む方法。
2. （２）特許請求の範囲第１項に記載した方法において、
   集積キャッシュ・メモリが命令キャッシュおよび別個の
   データ・キャッシュを含む方法。
3. （３）特許請求の範囲第２項に記載した方法において、
   キャッシュ無効命令が、命令キャッシュおよびデータ・
   キャッシュの両方の内容全体を無効にする方法。
4. （４）特許請求の範囲第２項に記載した方法において、
   キャッシュ無効命令が命令キャッシュの内容全体を無効
   にする方法。
5. （５）特許請求の範囲第２項に記載した方法において、
   キャッシュ無効命令が命令キャッシュの特定された内容
   を無効にする方法。
6. （６）特許請求の範囲第２項に記載した方法において、
   キャッシュ無効命令がデータ・キャッシュの内容全体を
   無効にする方法。
7. （７）特許請求の範囲第２項に記載した方法において、
   キャッシュ無効命令がデータ・キャッシュの特定された
   内容を無効にする方法。
8. （８）特許請求の範囲第２項に記載した方法において、
   キャッシュ無効命令が、命令キャッシュおよびデータキ
   ャッシュの両方の特定された内容を同時に無効にする方
   法。
9. （９）マイクロプロセッサが外部データ・バスを介して
   外部メモリと連絡し、外部メモリに記憶されている情報
   を修正するために、マイクロプロセッサの外部の装置が
   外部データ・バスを使うようになっていて、マイクロプ
   ロセッサの集積キャッシュ・メモリとマイクロプロセッ
   サに付設された外部メモリの間の一貫性を保つ装置にお
   いて、前記集積キャッシュ・メモリに記憶されている情
   報のアドレスに対応するアドレス・タグを保持する記憶
   手段と、外部装置による外部メモリへの書込みのアドレ
   スを同定するために、前記外部データ・バスを監視する
   手段と、書込みアドレスと集積キャッシュ・メモリに記
   憶されている情報のアドレスの間の符合を検出するため
   に、書込みアドレスを記憶されているアドレス・タグと
   比較する手段と、前記書込みアドレスと前記集積キャッ
   シュ・メモリに記憶されている情報のアドレスの間の符
   合に応答して、前記集積キャッシュ・メモリに記憶され
   ている情報を無効にするために、マイクロプロセッサに
   対する要請を発生する手段とを有する装置。
10. （１０）特許請求の範囲第９項に記載した装置において
    、前記外部データ・バスとは別個に、マイクロプロセッ
    サに対してキャッシュ無効要請を転送するキャッシュ無
    効バスを有する装置。
11. （１１）特許請求の範囲第１０項に記載した装置におい
    て、キャッシュ無効要請が、前記集積キャッシュ・メモ
    リ内の無効にすべき位置のアドレスを特定する装置。
12. （１２）特許請求の範囲第１０項に記載した装置におい
    て、キャッシュ無効要請が、前記集積キャッシュ・メモ
    リに記憶されている全てを無効にすべきことを特定する
    装置。
13. （１３）特許請求の範囲第１０項に記載した装置におい
    て、前記集積キャッシュ・メモリが命令キャッシュおよ
    び別個のデータ・キャッシュを含む装置。
14. （１４）特許請求の範囲第１３項に記載した装置におい
    て、前記キャッシュ無効要請が、前記命令キャッシュお
    よび前記データ・キャッシュの両方に記憶されている全
    ての情報を無効にすべきことを特定する装置。
15. （１５）特許請求の範囲第１３項に記載した装置におい
    て、前記キャッシュ無効要請が、前記命令キャッシュに
    記憶されている全ての情報を無効にすべきことを特定す
    る装置。
16. （１６）特許請求の範囲第１３項に記載した装置におい
    て、前記キャッシュ無効要請が、前記命令キャッシュ内
    の無効にすべき位置のアドレスを特定する装置。
17. （１７）特許請求の範囲第１３項に記載した装置におい
    て、前記キャッシュ無効要請が、前記データ・キャッシ
    ュに記憶されている全ての情報を無効にすべきことを特
    定する装置。
18. （１８）特許請求の範囲第１３項に記載した装置におい
    て、前記キャッシュ無効要請が、前記データ・キャッシ
    ュ内の無効にすベき位置のアドレスを特定する装置。
19. （１９）特許請求の範囲第１３項に記載した装置におい
    て、前記キャッシュ無効要請が、前記命令キャッシュお
    よび前記データ・キャッシュの両方の中で同時に無効に
    すべき位置のアドレスを特定する装置。
20. （２０）特許請求の範囲第１３項に記載した装置におい
    て、前記データ・キャッシュが複数個の組を持ち、キャ
    ッシュ無効要請が無効にすべき組を特定する装置。
21. （２１）マイクロプロセッサが外部データ・バスを介し
    て外部メモリと連絡し、外部メモリに記憶されている情
    報を修正するために、マイクロプロセッサの外部にある
    装置が前記外部データ・バスを使うようになつていると
    き、マイクロプロセッサの集積キャッシュ・メモリとマ
    イクロプロセッサの外部メモリの間の一貫性を保つ方法
    において、前記集積キャッシュ・メモリに記憶されてい
    る情報のアドレスに対応するアドレス・タグを保持し、
    外部装置による外部メモリへの書込みのアドレスを同定
    するために外部データ・バスを監視し、記憶されている
    アドレス・タグと書込みアドレスを比較して、該書込み
    アドレスと前記集積キャッシュ・メモリに記憶されてい
    る情報のアドレスの符合を検出し、前記書込みアドレス
    と前記集積キャッシュ・メモリに記憶されている情報の
    アドレスの間の符合に応答して、前記集積キャッシュ・
    メモリに記憶されている情報を無効にする要請をマイク
    ロプロセッサに対して発生する工程を含む方法。
22. （２２）特許請求の範囲第２１項に記載した方法におい
    て、前記外部データ・バスとは別個のキャッシュ無効バ
    スによって、前記キャッシュ無効要請がマイクロプロセ
    ッサに送られる方法。
23. （２３）特許請求の範囲第２２項に記載した方法におい
    て、前記キャッシュ無効要請が前記集積キャッシュ・メ
    モリ内の無効にすべき位置を特定する方法。
24. （２４）特許請求の範囲第２３項に記載した方法におい
    て、前記集積キャッシュ・メモリ内の無効にされる位置
    を外部から監視する工程を含む方法。