JPS63193239A - 命令順序監視装置と方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はデータ処理装置、特にマイクロプロセッサに
よって実行される命令の順序を、その動作に悪影響を与
えずに監視する方法に関する。

従来技術及び発明が解決しようとする問題点マイクロプ
ロセッサは、このマイクロブ［１セツサを取入れたシス
テムの設計技術者が、そのシステムの「デバッグ」がで
きる場合にだけ役に立つ。

システムの設計技術者は、開発中のシステムの動作を観
察し、システムの動作とそれに定められた機能的な仕様
の違いを確認し、その後、その挙動が機能的な仕様と合
うように、システムの設計を補正することができなけれ
ばならない。

システムの動作を観察する重要な一面は、マイクロプロ
セッサによって実行さ゛れる命令の順序を追うことであ
る。システムの設計技術者は、システムを減速したり、
あるいは命令の順序がシステムを普通の動作と変るよう
にしたすせずに、実行される命令の順序を追うことがで
きなければならない。

普通、マイクロプロセッサは、１つの命令から次の命令
への制御の切換えが、実行される命令の場所および種類
ならびに例外が起こるかどうかの両方によって決定され
るように設計される。例外は、違法の命令を実行しよう
とする試み、または周辺装置から出た割込み要語のよう
に、マイクロプロセッサによって検出される事象、誤り
および特殊な状態である。

マイクロプロセッサによって実行される命令は、ブラン
チ命令、飛越し命令および「その他の」命令の３種類に
分類することができる。

「ブランチ」命令は、現在実行中の命令に符号化された
変位値を現在実行している命令のアドレスに加算するこ
とによって計算された宛先アドレスにある命令に制御作
用を切換える可能性のある命令である。ブランチ命令は
「無条件」または「条件つき」の何れかになることがあ
る。後者の場合、マイクロプロセッサの状態に関する特
定された状態が真であるかどうかを判定する試験を行な
う。ブランチ命令は、それが無条件であるか、あるいは
条件つきであって特定された条件が真である場合、［採
用」されるという。

「飛越しくジャンプ）」命令は、特定の命令の定義に応
じた一般的な形で計算される宛先アドレスにある命令に
制御作用を切換える可能性のある命令である。普通の飛
越し命令の例は、メモリ内のスタックの頂部から読取っ
たアドレスに制御作用を切換える「戻り（リターン）」
、およびメモリ内にあるアドレス表を割出すためにオペ
ランドの値を使うことによって所在が定められるアドレ
スに制御作用を切換える格（ケース、’ＣＡＳＥ’　）
がある。ブランチ命令と同じく、飛越し命令は「無条件
」または「条件つぎ」になることがあり、無条件である
か、または条件つきであって特定された条件が真である
場合、「採用」されるという。

ブランチ命令および飛越し命令の間の意味のある違いは
、ブランチ命令では、命令の符号および場所だけが判っ
て、宛先アドレスを計算することが可能であるが、飛越
し命令では、一般的に宛先アドレスが、レジスタまたは
メモリ位置の内容のように変化し得るあるデータ値に関
係することである。

キャッシュ・メモリまたはメモリ管理装置を「チップ上
」に集積していないマイクロプロセッサでは、全ての命
令およびデータ参照（リファレンス）の仮想アドレスが
マイクロプロセッサの外部インターフェースから利用し
得る。その為、マイクロプロセッサによって実行される
命令順序を外部から追うことは簡単である。

例えば、ナショナル・セミコンダクター・コーポレーシ
ョンのＮ５３２０３２マイクロプロセツサの場合、採用
したブランチまたは飛越し命令を実行した後、特別の状
態コードを用いて、メモリにある宛先アドレ“スから次
の命令を読取る。マイクロプロセッサが、新しい命令の
実行を始める時には、何時でもプログラム・フロー状態
インターフェース信号を作動する。従って、Ｎ５３２０
３２マイクロプロセツサが次に述べるように、実行され
る命令の順序を監視することが可能である。

１、採用された各々のブランチまたは飛越し命令に対し
、宛先アドレスが外部インターフェースから利用し得る
。

２）採用されたブランチまたは飛越し命令の実行の後、
プログラム・フロー状態インターフェース信号を観測し
て、次の採用されたブランチまたは飛越しを実行するま
で、相次ぐメモリ・アドレスで実行される命令の順序を
決定する。

３、例外が起こった時を決定するために、例外サービス
手順のアドレスを記憶しているメモリ位置から読取った
データを外部インターフェースで検出する。

しかし、この発明のようなマイクロプロセッサは、チッ
プ上にキャッシュ・メモリおよびメモリ管理装置を集積
しているが、この場合、実行される命令の順序を外部か
ら監視するために解決しなければならない２つの問題が
ある。第１に、所要の命令またはデータがチップ上のキ
ャッシュ・メモリにあることがあるから、マイクロプロ
セッサの外部インターフェースでは全てのメモリ参照を
観察することができない。これは、マイクロプロセッサ
の内部キャッシュにあるメモリ参照、外部メモリを参照
せずに遂行されるからである。第２に、マイクロプロセ
ッサの外部インターフェースで観察し得るメモリ参照は
、仮想アドレスではなく、実アドレスを使っている。こ
れは、集積されたメモリ管理装置が、実行プログラムに
よって発生された仮想アドレスを、メモリのアクセスに
使われる実アドレスに変換するからである。ある場合、
この変換は１対１ではない。

即ち、２つ以上の仮想アドレスが１個の実アドレスに変
換されることがある。この場合、単に外部インターフェ
ースのメモリ参照の実アドレスを観測するだけでは、実
行ブｌ］グラムに対するメモリ参照の仮想アドレスを決
定することは不可能である。

問題点を　決するための手段及び作用 上に述べた問題を解決するこの発明の方法は、２つの特
徴がある。第１に、実行を開始する命令が逐次形である
か非逐次形であるかを表わす付加的なインターフェース
信号を用いる。第２に、外部メモリ参照に使われるイン
ターフェース信号に付加的な情報を用いる。

以下明細書で説明するマイクロプロセッサで利用する付
加的なインターフェース信号は、［内部逐次取出しＪ　
（ＩＳＦ）と呼ばれる。採用されたブランチまたは飛越
し命令が実行される時には、何時でもマイクロプロセッ
サが、［プログラム・フロー状態Ｊ　（ＰＦＳ）信号と
共にＩＳＦ信号を作動する。

従って、ブランチまたは飛越し命令を実行する時、制御
の流れを監視することが可能である。命令を採用する時
、これはＩＳＦ信号を作動状態に駆動することによって
表示されるが、制御作用は宛先命令に切換えられる。命
令が採用されない場合、これはＩＳＦ信号を不作動に駆
動することによって表わされるが、このとき制御作用は
メモリ内の次の逐次アドレスに切換えられる。

例外が起こるとき、または採用された飛越し命令が実行
された時、外部インターフェースには、制御の流れを監
視するための付加的な情報を用いる。例外が起こる時、
マイクロプロセッサが例外の種類を示すコードと、例外
サービス手順の仮想アドレスの両方を表示する。採用さ
れた飛越し命令を実行する時、マイクロプロセッサが飛
越し宛先の仮想アドレスを表示する。

制御の流れを監視するという問題に対するこの発明のこ
の解決策は、極めて効率が良い。１つの新しいインター
フェース信号しか必要としないから、コストが僅かであ
る。メモリ参照に対するインターフェース信号が使われ
ることは頻繁ではないから、マイクロプロセッサの外部
参照との干渉が小さく、性能が目立って低下することが
ない。

典型的には、採用される飛越し命令は、実行される命令
の１０％未満である。典型的には、例外が起こる割合は
、１００個の命令に対して１個未満である。このため、
インターフェース信号を使って制御の流れを監視するた
めの付加的な情報を発生することは、マイクロプロセッ
サの性能に対する影響が殆どない。

衷−ＪＬＪｆｌ 第１図はとの発明の制御の流れを監視する方法を実施す
るマイクロプロセッサ（ｃｐｕ）（ｉｏ）の全般的なア
ーキテクチュアを示す。

ＣＰ旧１０）が外部メモリおよび計算クラスタ内のその
他の装置との連絡のためのバス・サイクルを開始して、
命令を取出し、データを読取り且つ書込み、浮動小数点
動作を行ない、例外の要請に応答する。

ＣＰＵ（１０）が、２０８８２　ｒ、１０ＨＩＰＳ　（
１秒あたり１００万個の命令）まで実行し得る４段形命
令パイプライン（１２）を含む。命令パイプライン（１
２）と共に命令およびデータに対するバイブライン（１
２）の強い需要を支援する３つの記憶バッファがチップ
上に集積されている。記憶バッファが５１２バイトの命
令キャッシュ（１４）、１，０２４バイトのデータ・キ
ャッシュ（１６）、および６４エントリの変換バッファ
を含み、これがチップ上のメモリ管理装置（ＭＭＯ）　
（１８）（７）中１．：含マレテイル。ＨＨＵ（１８）
　（７）　主す機能は、メモリ参照の要請を調停し、仮
想アドレスを実アドレスに変換することである。ＣＰＵ
　（１０）は、外部参照のためのバス・サイクルを制御
する集積バス・インターフェース装置（Ｂｔｕ）　（２
０）をも含む。

キャッシュおよびメモリ管理機能を命令パイプライン（
１２）と同じチップ上に配置することにより、マイクロ
プロセッサのあらゆる用途に対し、メモリ・アクセス時
間および帯域幅を改善することにより、優れたコスト／
性能が得られる。

ＣＰＵ（１０）　ハ、割込み制御装置ＣＩＣＵＴ（２４
）　　（例えばＮ５３２２０２）のような利用し得る周
辺装置とも両立性がある。ｃｐｕ（ｉｏ）に対するＩＣ
Ｕインターフェースは完全に非同期であり、このため、
１０口（２４）をＣＰＵ（１０）よりも一層低い周波数
で動作させることができる。

ＣＰＵ（１０）がそれ自身のクロック発生器を持ってい
る。従って、タイミング制御装置を必要としない。

ＣＰＩＩ（１０）が外部キャッシュ・メモリ（２５）な
らびに「バス監視」回路（２Ｇ）の両方を支援する、こ
の回路は後で説明するが、内部キャッシュの一貫性を保
つのを助ける。

第２図に示すように、ＣＰＵ（１０）は、バスのタイミ
ングおよび制御、キャッシュの制御、例外の要請および
その他の機能のために、１１４個のインターフェース信
号を持っている。下記のリストは、ＣＰＵ（１Ｇ）イン
ターフェース信号の機能をまとめたものである。

入」叛」Ｌ旦 ＢＡＣに　　　バースト確認（アクティブロー、即ち、
低で作用）。バースト要語に応答して 作用する時、メモリがバースト・サイ クルを支援することを示゛す。

Ｂ［Ｒバスの誤り（低で作用）。現在のバス・サイクル
の間、誤りが検出された ことをＣＰＵ（１０）に知らせる。

ＢＩＴ　　　　バスの再試行（低で作用）。ＣＰＵ（１
０）が現在のバス・サイクルをもう１回遂 行しなければならないことを示す。

ＢＭＯ−ＢＷＩ　　バスの幅（２本の符号化された線）
。

これらの線が、を記の表１に示すよう に、各々のデータ転送に対するバスの 幅（８，１６または３２ビツト）を定める。

表　　　　１ ＣＩＡＯ−ＣＩＡ６キヤツシユ無効アドレス（７本の符
号化された線）。キャッシュ無効アド レスがＣ■＾バスに出る。表２が、ｃｐｕ（１Ｇ）の各
々の内部キャッシュに関連するＣＩＡ線を示す。

表　　　　２ ＣＩＩ　　　　キャッシュ入力禁止（アクティブハイ、
即ち、高で作用）。現在のバス・サイ クルのメモリ参照がキャッシュ可能で ないことをＣＰＵ（１０）に知らせる。

ＣＩＮＶＥ　　　キャッシュ無効付能。外部キャッシュ
無効の選択か或いは試験モード動作が 選択されたかを決定する入力。

ＣＬＫ　　　　クロック。ＣＰＵ（１０）に対する全て
のタイミングを取出すのに使われる入力ク ロック。

ＤＢＧ　　　　デバッグ・トラップ要請（立下りで作動
）。この信号の高から低への変化が トラップ（ＤＢＧ）を生じる。

ＨＯＬＤ　　　　保持要Ｍ（低で作用）。直接メモリ・
アクセス装置（ＤＭＡ）のためまたはマルチプロセッサ
用にバスを解放するよう にＣＰｔ１（１Ｇ）に要請する。

ＩＮＴ　　　　割込み（低で作用）。マスク可能な割込
み要請。

ＩＮＶＳＥＴ　　　組無効（低で作用）。低である時、
チップ上のキャッシュ内のある組だ けが無効にされる。高であるとぎ、 キャッシュ全体が無効にされる。

ＩＮＶＤＣデータ・キャッシュ無効（低で作用）。

低である時、データ・キャッシュ内で 無効作用が行なわれる。

ＩＮＶＩＣ命令キャッシュ無効（低で作用）。低である
時、命令キャッシュ内で無効作 用が行なわれる。

ｌ０ＤＥＣＩ１０復号（低で作用）。周辺装置が現在の
バス・サイクルによってアド レスされたことをＣＰＵ（１Ｇ）に知らせる。

ＭＨＩ　　　　マスク出来ない割込み（立下りで作動）
。この信号の高から低への変化が、マスクできない割込
みを要請する。

ＲＤＹ　　　　用意完了（高で作用）。この信号が作動
されていない間、ＣＰＵ（１０）は遅いメモリまたは周
辺装置を支援するために、現在のバス・サイクルを延長
する。

Ｒ３Ｔ　　　　リセット（低で作用）。ＣＰＵ（１０）
を初期設定するためのリセットの例外を発 生する。

５ＤＯＮＥ　　　スレーブ済み（低で作用）。スレーブ
・プロセッサが命令の実行を完了し たことをＣＰＵ（１０）に知らせる。

５ＴＲＡＰ　　　スレーブ・トラップ（低で作用）。ス
レーブ・プロセッサが、命令を実行１ノでいる間に、ト
ラップ状態を検出した ことをＣＰＵ（１０）に知らせる。

瓜二Ｆ）　（”＝旦 ＡＯ−Ａ３１　　　アドレス・バス（３状態、３２本の
線）。

バス・サイクルの間、３２ビツト・アドレスを転送する
。ＡＯが最下位ビットを転送する。

ＡＤＳ　　　　アドレス・ストローブ（低で作用、３状
態）。バス・サイクルが開始され、 有効アドレスがアドレス・バスにある ことを知らせる。

ＢＥＯ−ＢＥ３バイト付能何部で作用、３状態、４本の
線）。表３に示すように、データ・ バスの各々のバイトの転送ができるよ うにする信号。

Ｂ）ＩＴ　　　　メモリ・トランザクション開始（低で
作用、３状態）。現在のバス・サイク ルが有効であること、即ち、バス・サ イクルが取消されなかったことを示す。

バス・サイクル中でＣＯＮ　Ｆよりも早く利用し得る。

ｎ　　　　テレーク点（低で作用）。ＣＰＵ（１０）が
デバッグ状態を検出したことを知らせ る。

ＢＲＥＱ　　　　バースト要請（低で作用、３状態）。

ｃｐｕ（ｉｏ）がバースト・サイクルを遂行することを
要請していることを示す。

ＢＵＳＣＬＫ　　　バス・クロック。バスのタイミング
のための出力クロック。

ＣＵＳＥＣキャッシュ区間（３状態）。キャッシュ可能
なデータ読取バス・サイクル に対し、チップ上のデータ・キャッ シュ（１８）のうち、データが入れられる区間を示す。

ＣＩＯキャッシュ禁止（高で作用）。現在のバス・サイ
クルのメモリ参照がキャッ シュ可能でないというＣＰＵ（１０）による表示。レベ
ル−２のページ・テーブ ル・エントリ中のＣＬ−ビットによって制御される。

Ｃ０ＮＦ　　　　バス・サイクル確認（低で作用、３状
態）。ＡＤＳで開始されたバス・サイクルが有効である
こと、即ら、バス・サ イクルが取消されていないことを知ら せる。

ＤＤＩＮ　　　　データ入力方向く低で作用、３状態）
。

データ・バスにおける転送方向を示す。

バス・サイクルの間に低である時、 ＣＰＵ　１０がデータを読取っていることを示す。バス
・サイクルの間高である時、ＣＰＵ１０がデータを書込
んでいることを示す。

＋１１ＤＡ　　　　保持確認（低で作用）。１−ＨＯＬ
Ｄ入力に応答して、ＣＰＰＯ２よって作動され、ｃｐｕ
　ｉｏがバスを解放したことを示す。

１１０　　　　インターロック形バス・ナイクル（低で
作用）。インターロック保護を伴う 一連のバス・サイクルが進行中である ことを示す。

１０１ＮＨＩ１０禁止（低で作用）。周辺装置がアドレ
スされた場合、現在のバス・サイ クルを無視すべきであることを示す。

ＩＳＦ　　　　内部逐次取出し。ＰＦＳと共に、実行を
Ｕ；１始する命令が逐次形（ＩＳＦ＝低）または非逐次
形Ｃｌ５Ｆ−高）であることを示す。

ＰＦＳ　　　　プログラム・フロー状態（低で作用）。

この信号のパルスは、各々の命令に対 する実行の開始を示す。

ＳＰＣスレーブ・プロセッサ制御（低で作用）。スレー
ブ・ブＯセッサのバス・ サイクルに対するデータ・ストローブ。

５ＴＯ−３Ｔ４　　状態（５本の符号化された線）。バ
ス・サイクル状態コード。ＳＴＯは最下位ビットである
。符号化が表４に示さ れている。

Ｕ／Ｓ　　　　ユーザ／スーパバイザ（３状態）。

ユーザ・モード（Ｕ／Ｓ＝高）またはスーパバイザ・モ
ード（Ｕ／Ｓ−低）であることを示す。

両方向信号 口０−０３１　　　データ・バス（３状態、３２本の線
）。

バス・サイクルの間、８．１６または３２個のデータ・
ビットを転送する。口Ｏが最下位ビットを転送づる。

第３図について説明すると、ＣＰＵ（１０）は内部では
８個の主要な櫟能装置として構成されており、これらは
並列に動作しで、命令を実行するために次の動作を行な
う。予備取出し、復号、実効アドレスの計算、原始オペ
ランドの読取り、結果を読取ってレジスタに記憶、結果
をメモリに記憶。

ローダ（２８）が命令の予備取出しを行ない、アドレス
装置（３０）および実行装置（３２）で使うためにそれ
らを復号する。ローダ（２８）が命令キャッシュ（１４
）からｔａｕｓバスを介して受取った命令を８バイト命
令待ち行列に転送する。ローダ（２８）は各々のサイク
ルで命令フィールドを取出すことができる。

「フィールド」は動作コード（アドレス・モード指定子
を含めて１乃至３バイト）、変位値または即値のいずれ
かを意味する。ローダ（２８）が、・動作コードを復号
して初期マイクロコード・アドレスを発生し、それがＬ
ＡＤＲバスを介して実行装置（３２）に送られる。復号
された一般アドレス・モードがＡＤＨＳバスを介してア
ドレス装置（３０）に送られる。

変位値がＤＩＳＰバスを介してアドレス装置（３０）に
送られる。即値がＧＣＢＵＳバスに利用できる。ローダ
（２８）が後で説明するブランチ予測様構をも含む。

アドレス装置（３０）が、専用３２ビツト加算器を用い
て実効アドレスを計算し、実行装置（３２）に対して原
始オペランドを読取る。アドレス装置（３０）が、レジ
スタ・ファイル（３４）からＧＣＢＵＳへのボートを制
御する。このボートを介して、基底値および指標値をア
ドレス加算器に転送し、データ値を実行装ｆｆｆｉ（３
２）に転送する。オペランド参照用の実効アドレスが、
仮想アドレス・バスであるＧＶ八ババス介してＭＭＯ（
１８）およびデータ・キャッシュ（１６）に転送される
。

実行装置（３２）がデータ通路と、命令を実行し且つ例
外を処理するためのマイクロコード形制御装置を含んで
いる。このデータ通路は３２ビツト募術論理装置（＾Ｌ
Ｕ）、３２ビツト・バレル・シフター、８ビツト優先順
位符号器および多数のカウンタを含む。実行装置（３２
）に設けられた特殊用ハードウェアが乗算を支援し、絶
対値の小さい乗数に対する最適化を伴って１サイクル毎
に１ビツトを引込める。

実行装置（３２）が結果を記憶するＧＮＡバスからレジ
スタ・ファイル（３４）へのボートを制御する。

ＧＮＡバスは、レジスタ・ファイル（３４）に含まれて
いる多数の専用レジスタ、同じような形式レジスタ、及
び割込み基底レジスタの値を読取るためにも、実行装置
（３２）によって使われる。２−エントリ・データ・バ
ッファは、実行装置（３２）が、１つの命令の実行と、
前の命令に対する結果をメモリに記憶することをオーバ
ラップすることができるようにする。ＧＶＡＶスは、複
雑な命令（例えばストリング動作）に対するメモリ参照
を実行するため並びに例外の処理のために、実行装置（
３？）によって使われる。

レジスタ・ファイル（３４）は２重ボートを用い、。

ＧＣＢＵＳに対するアドレス装置（３０）の読取アクセ
スと、ＧＮＮババス対する実行装置（３２）の読取／書
込みアクレスができるようにする。レジスタ・ファイル
（３４）は、汎用レジスタ、専用レジスタ、およびアド
レス装置（３０）と実行装置（３２）に対するプログラ
ム・カウンタの値を保持する。

ＨＨｔｌ（１８）　ハＣＰｔ１［１０）　（７）メ−Ｅ
　１，１管理機能ト両立性を持つ。命令キャッシュ（１
４）、アドレス装置ｆｆ　（３０）および実行装置（３
２）が、メモリ参照のために、ＭＭＯ（１８）に対して
要請をする。８Ｍ１（１８）がこれらの要請を調停し、
Ｇｖ＾バスに仮想アドレスを転送するためにアクセスを
許す。）ＩＨＵ（１８）がＧＶＡＶスから受取った仮想
アドレスを、その内部の６４−エントリ変換バッファを
用いて、対応する実アドレスに変換する。）ＩＨＵ（１
８）がＨＰ八ババス実アドレスを、命令またはデータの
どちらを参照しているかに応じて、命令キャッシュ（１
４）またはデータ・キャッシュ（１６）に対して転送す
る。実アドレスが外部バス・サイクルのために、８１０
（２０）にも転送される。

バス・インターフェース装置（ＢＩＵ）（２０）が、命
令キャッシュ（１４）、アドレス装置（３０）Ｊ３よび
実行装置（３２）による参照のために、バス・サイクル
を制御する。ＢＩＵ（２０）は外部参照のための３−エ
ントリ・バッファを持っている。このため、たとえば、
８１１（２０）は命令取出しのためのバス・サイクルを
実行しながら、別のバス・サイクルに対する情報を保持
し、メモリにｉｌｌ’Ｊ込むと同時に、次の読取りデー
タを受取ることができる。

第４図について説明すると、命令キャッシュ（１４）が
直接マツプ構成で５１２バイトを記憶している。参照命
令のアドレスのビット６乃至８が、８個の組のうちの１
つを選択する。各組は１６バイト、即ちコードの４個の
二重ワードと、その組に記憶される位置に対する実アド
レスの最上位の２３ビツトで構成されたアドレス・タグ
を保持するログとを持っている。二重ワード毎に有効ビ
ットが付設されている。

命令キャッシュ（１４）は１６バイトの命令バッファを
も持ち、それから１サイクル毎にコードの３２ビツトを
ＩＢＵＳを介してローダ（２８）へ転送することができ
る。所望の命令が命令キャッシュ（１４）に見つかった
場合に（゛ヒツト′）、命令バッファは命令キャッシュ
（１４）の選ばれた組からロードされる。ミスの場合、
命令キャッシュ（１４）がＧＶＡバス上の抜けている二
重ワードのアドレスをＭＨＯ（１８）に転送し、これが
そのアドレスをＢＩＤ（２０）用に変換する。ＢＩＵ（
２０）が、ＧＢＤＩバスを介して外部メモリから命令バ
ッファをロードするためのバースト読取サイクルを開始
する。その後、命令バッフ？が命令キャッシュ（１４）
の１つの組に書込まれる。

命令キャッシュ（１４）が、命令ストリームの次の二重
ワードの予備取出しを行なうための仮想アドレスおよび
実アドレスの両方に対するカウンタを持っている。命令
キャッシュ（１０が新しい命令ストリームからの予備取
出しを開始しなければならない時、新しいストリームに
対する仮想アドレスがローダ（２８）からＪＢＵＳを介
して転送される。新しいページに交差するとき、命令キ
ャッシュ（１４）がＧＶＡバスを介して仮想アドレスを
ＭＨＯ（１８）に転送し、ＨＰ＾バスを介して実アドレ
スを受取る。

命令キャッシュ（１４）が、その内容を一定位置に固定
するための動作モードを支援する。この特徴は、形式レ
ジスタにある命令キャッシュ固定（ＬＪＣ）ビットをセ
ットすることによって付能される。これを実時間システ
ムで使って、最も！１要なルーチンに対する速いチップ
上のアクセスができる。命令キャッシュ（１４）は、形
式レジスタにある命令キャッシュ付能（ＩＣ）高次ビッ
トをセットすることによって、付能することができる。

データ・キャッシュ（１６）が、第５図に示すように、
２通りの組と連想する構成で、１，０２４バイトのデー
タを記憶している。各組は、１６バイトを含む２エント
リと２つのエントリに記憶される位置に対する実アドレ
スの最上位の２３ビツトを持つ２つのタグとをを持って
いる。二重ワード毎に有効ビットが付設されている。

データ・キャッシュ（１６）をアクセスするタイミング
が第６図に示されている。最初に、ＧＶ＾バスの仮想ア
ドレス・ビット４乃至８を使って、データ・キャッシュ
（１６）内の適当な組を選択１ノ、２エントリを読取る
。同時に、ＭＨＵ（１８）が仮想アドレスを変換し、実
アドレスをＨＰＡバスを介してデータ・キャッシュ（１
６）およびＢＩＤ（２０）に転送している。その後、デ
ータ・キャッシュ（１６）が２つのアドレス・タグを実
アドレスと比較し、これに対してＢＩＤ（２０）が、外
部メモリからデータを読取るための外部バス・サイクル
を開始する。参照がヒツトであれば、選択されたデータ
がデータ・キャッシュ（１６）によって調整され、ＧＤ
ＡＴＡバスを介して実行装置（３２）に転送され、ＢＩ
Ｕ（２Ｇ）が外部バス・サイクルを取消すが、ＢＨＴお
よびＣＯＮ　Ｆ信号を出さない。参照がミスであれば、
８１ｔｌ　（２０）が外部バス・サイクルを完了し、外
部メモリからのデータを実行装置（３２）およびデータ
・キャッシュ（１６）に転送し、キャッシュはそのキャ
ッシュ・エントリを更新する。ヒツトである参照では、
データ・キャッシュ（１６）は１サイクル当たり１個の
二１ワードのスルーブツトを保つことができ、１．５サ
イクルの潜在能力を持つ。

データ・キャッシュ（１６）は書写しキャッシュである
。メモリの書込み参照では、データ・キャッシュ（１６
）は参照がヒツトであるかどうかを検査する。ヒツトで
あれば、キャッシュの内容を更新する。ヒツトまたはミ
スの場合、ＢＩＤ（２Ｇ）がデータを外部メモリに肉写
す。

命令キャッシュ（１４）と同じく、データ・キャッシュ
（１６）がその内容を一定位置に固定する動作モードを
支援する。この特徴は、形式レジスタのデータ・キャッ
シュ固定（ＬＤＣ）ビットをセットすることによって付
能される。これを実時間システムで用いて、最も重要な
データ位置に対するチップ上の速いアクセスができる。

データ・キャッシュ（１６）は、形式レジスタのデータ
・キャッシュ付能（ＤＣ）ビットをセットすることによ
って付能することができる。

ＣＰＵ（１０）が、ＣＰＬＩ（１０）の動作速度の２倍
の周波数を持つ単相入力クロックＣＬＫを受取る。例え
ば、入力クロックの周波数は、２０ＨＩＩｚで動作する
ＣＰＵ（１０）では、４０８）１ｚである。ＣＰＵ（１
０）がＣ１，に入力を２で除し、重ならない２相ＰＨＩ
ＩおよびＰＨ１２で構成される内部クロックを求める。

ＣＰ　＋１　（１０）がＢ　ＩＩ　Ｓ　ＯＩ−Ｋ出力信
号のＰＨ１１を駆動する。

ｆｆ１７図は、ＣＬに入力とＢＵＳＣＬＫ出力信号の間
の関係を示す。

第８図に示すように、ＢＵＳＣＬＫ出力のことごとくの
立上りが、ＣＰＵ（１０）のタイミング状５（ｒＴ状態
」）の変化を定める。バス・サイクルは、関連する時間
線図にｒｌ、　Ｔ２およびＴ２Ｂと記した一連のＴ状態
の間に起こる。バス・サイクルの間にアイドルＴ状態（
丁１）があることがある、、Ｃ１，に入力に対する８１
１３ＣＬＫ出力の位相関係はリセットの時に設定するこ
とができる。

外部メモリおよび周辺装置から読取りまたはそれに書込
むために、ＣＰＵ（１０）によって行なわれる基本バス
・サイクルは、Ｔ１およびＴ２と呼ぶバス・クロックの
２サイクルの間に行なわれる。基本バス・サイクルは、
２つの理由で、２クロツク・サイクルを越えて延長づる
ことができる。第１に、遅いメモリおよび周辺装置を持
つために、付加的す■２サイクルを追加することができ
る。第２に、外部メモリから読取る時、バースト・サイ
クル（１’−Ｔ２Ｂ　Ｊと呼ばれる）を使って、相次ぐ
位置から多数の二重ワードを転送することができる。

「侍ち」状態がない基本読取および書込みバス・サイク
ルのタイミングが、夫々第８図および第９図に示される
。読取および書込みの両方のバス・サイクルで、ＣＰｔ
１（１０）が、Ｔ１の前半の間、バス・サイクルの開始
を示す°アドレス・ストローブ＾Ｏ３を出す。Ｔ１の開
始からバス・サイクルの完了まで、ＣＰＵ（１０）が状
ＩＩ　（ＳＴＯ−３Ｔ４）　、バイト付能（ＢＥＯ−Ｂ
Ｆ３）　、データ入力方向（ＤＤＩＮ）　、キャッシュ
禁止（ＣＩＯ）　、Ｉ１０禁止（ＩＯＩＮＩ＋　）　、
およびキャッシュ区間（ＣＡＳＥＣ）信号に対するアド
レス・バスおよび制御信号を駆動する。

バス・サイクルが取消されない場合（即ち、次のクロッ
クで１２が続く場合）　、ＣＰＵ（１０）がＴ１の間に
メモリ・トランザクション開始（ＢＨＴ）を出し、Ｔ１
の中心からバス・サイクルの完了まで、バス・サイクル
確１ｃＯＮＦを出し、完了した時、ＣＯＮ　Ｆを否定す
る。

Ｔ２の終りに、ＣＰＬＩ（１０）は、バス・サイクルが
完了したことを示す、ＲＤＹが作動状態であることを標
本化する。即ち、これ以上の付加的なＴ２状態を追加し
てはならない。Ｔ２の後、次のバス・サイクルに対する
Ｔ１か、またはＣＰＵ（１０）が行なうべきバス・サイ
クルがなければＴｉが続く。

第１０図に示すように、前に説明した基本読取および書
込みバス・サイクルは、更に良いアクセス時間を支援す
るように延長することができる。前に述べたように、各
々の１２状態の終りにＣＰＵ（１０）がＲＤＹを標本化
する。ＲＤＹが不作動であれば、もう１つのクロックに
対してＴ２を繰返すことにより、バス・サイクルを延長
する。最初より後の付加的な■２状態は「待ち」状態と
呼ばれる。第１０図は、２つの持ち状態を追加すること
によって、読取バス・サイクルを延（？ｉることを示し
ている。

第１１図に示すように、基本読取サイクルは、相次ぐメ
モリ位置から４つまでの二重ワードのバースト転送を支
援するために、延長することができる。バースト読取サ
イクルの間、最初の二重ワードが、基本読取サイクルと
同じく、一連のＴ１．１よびＴ２状態の間に転送される
。この後の二重１フードは、’Ｔ２Ｂ’　と呼ばれる状
態の間に転送される。

バースト・サイクルは、３２ビット幅のメモリから読取
るためにだけ使われる。

バースト読取サイクルに於ける転送の回数が、Ｔ２また
はＴ２Ｂ状態の間、バースト要請ＢＲＥＱという出力信
号とバースト＠　Ｑ　ＢＡＣにという入力信号の間のハ
ンドシェイクによって制御され、それが現在の転送に続
くもう１回の転送を要語していることを示す。メモリが
ＢＡＣにを出して、それがもう１回の転送を支援するこ
とができることを示す。第１１図は３回の転送のバース
ト読取サイクルを示しており、ＣＰＵ（１０）は２回目
の転送の後、ＢＲＥＱを否定にすることにより、この順
序を終了する。第１２図は２回の転送のバースト・ナイ
クルを示しており、これは２回目の転送の間、ＢＡＣに
が不作動であるときに装置によって終了させられる。

バースト順序中の最初より後の各々の転送では、ＣＰＵ
（１０）がアドレス・ビット２および３をインクレメン
トして、次の二重ワードを選択する。第１２図に２回目
の転送について示されているように、ｃｐｕ（ｔｏ）が
各々の１２Ｂ状態の終りにＲＯＹを標本化し、ＩＩＤＹ
が不作動であれば、バースト転送に対するアクセス時間
を延長する。

ＣＰＵ（１０）はチップ上の２つのキャッシュと外部メ
モリの間のデータの一貫性を保つために多数の方式を用
いる。こういう方式を表５にまとめである。

レベル−２）ページ・テーブル・エントリにあるＣＩビ
ットを用いて個別のページに対してキャッシュを使うこ
とを禁止することができる。

第１図に示す外部の１−バス監視装置」回路（２６）を
使うことにより、ｃｐｕ（１ｏ）のチップ上の２つのキ
ャッシュと外部メモリの間の一貫性を保証することがで
きる。回路（２６）は次のバスとインターフェース接続
される。

１、　ＣＰＵ（１０）のアドレス・バスおよびＣＡＳＥ
Ｃ出力。

内部キャッシュ・エントリ（タグ）を修正する情報を求
めるため、ならびにｃｐｕ（ｉｏ）の内部キャッシュ・
タグの更新コピーを保持するため。

２）システム・バス。どの内部メモリ・アドレスが修正
されたかを検出するため。

３、　ＩＮＶＳＥＴ、　ＩＮＶＤＣ、ＩＮＶＩｃおヨヒ
ＣＩＡＯ−ＣＩＡ６信号で構成されるＣＰＵ（１０）の
キャッシュ無効バス。

バス監視装置（２６）が、命令キャッシュ（１４）およ
びデータ・キャッシュ（１６）のエントリのタグ・コピ
ーを持っている。システム・バスのメモリ書込みサイク
ルのアドレスが、バス監視装置（２６）内にある１つの
タグと符合する場合、バス監視装置（２６）からキャッ
シュ無効バスを介してＣＰＵ（１０）に対して指令が出
され、適切な内部キャッシュにある対応するエントリを
無効にする。ＣＰＵ（１０）による内部キャッジ：Ｌ・
エントリの無効化は、１クロツク・サイクルしかかから
ず、進行中のＣＰｕバス・サイクルを妨げない。データ
・キャッシュ（１６）は１度に３２バイトが無効にされ
るが、命令キャッシュ（１４）は１度に１６バイトが無
効にされる。

ＣＰＵ（１０）の２つのチップ上のキャッシュと外部メ
モリの間の一貫性を保つこういう方式が、係属中の米国
特許出願通し番号用００６，０１５号に詳しく記載され
ている。

命令を実行するため、ｃｐｕ（１０）が最初に命令を取
出す。そのアドレスはプログラム・カウンタにあり、そ
の後その特定の命令に対する動作を行なう。命令を実行
した後、ブ１］グラム・カウンタの値を２通りのうちの
一方で更新されて、次に実行すべき命令のアドレスを持
つようにする。即ち、現在の命令が明白にプログラム・
カウンタをＵ　−ドする（飛越し命令のように）か、ま
たは現在の命令の長さによってプログラム・カウンタが
インクレメントされる。

マイクロプロセッサによって実行される命令の順序が、
次の４つの規則を反復的に適用することによって決定さ
れる。

１、マイクロプロセッサが例外を検出した場合、制御作
用は、その形式の例外に対する適切なサービス手順の最
初の命令に切換えられる。マイクロプロセッサの動作の
定義に応じて、例外サービス手順のアドレスおよびメモ
リは固定であるか、あるいはこのような手順に対するア
ドレス表にある。

２）マイクロプロセッサが採用されたブランチ命令を実
行する場合、制御作用は、ブランチ命令にある変位値を
ブランチ命令のアドレスに加算することによって計算さ
れたメモリ・アドレスにある命令に切換えられる。

３、マイクロプロセッサが採用された飛越し命令を実行
する場合、制御作用は、その特定の命令の定義に従って
一般的に計算されるメモリ・アドレスにある命令に切換
えられる。

４、マイクロプロセッサが命令を実行し、上に述べたど
の規則も適用されない場合、制御作用は、実行された命
令に直ぐ続くメモリ・アドレスにある命令に切換えられ
る。

ＣＰＵ（１０）は、命令の実行ならびに例外の処理に関
する５つの動作状態を持つ。即ち、リセット、命令の実
行、例外の処理、割込みの待ちおよび停止である。

命令を実行している間、ＣＰ［Ｉ（１０）が例外を確認
すると、それが適５なレジスタの内容を保管し、その後
例外サービス手順の実行を開始する。例外とは、命令の
実行順序を変更するような状態、事象および誤りである
。

ｃｐｕ（ｉｏ）が４つの形式の例外、即ちリセット、バ
スの誤り、割込およびトラップを確認する。リセット例
外はＲ８Ｔ信号が作動された時に起こる。

Ｒ３ＴはＣＰＵ（１０）の初期設定に使われる。バスの
誤りは、命令を実行づるために、ＣＰＵ（１０）によっ
て要求された命令取出しまたはデータ転送に応答して、
ＢＥＲ信号が作動されたとぎに起こる。割込みは、ＮＨ
ＩまたはＴＮＴ信号を作動することによって表わされる
事象に応答して起こる。割込みは、ｃｐｕ（ｉｏ）の注
意を必要とする周辺装置によって要請されるのが典型的
である。トラップは、除数ゼロのようなある状態が、命
令の実行中にｃｐｕ（ｉｏ）　。

によって検出された時に起こる。

Ｒ３Ｔ信号が作動された時には、何時でもＣＰＵ（１０
）がリセット状態に入る。ｃｐｕ（ｉｏ）は、Ｒ３Ｔが
不作動になるまで、リセット状態に留まり、不作動にな
ると、命令を実行する状ｆ！に入る。ＣＰＵ（１０）が
リセット状態にある間、成る専用レジスタの内容を初期
設定する。

命令を実行する状態にある間、ＣＰＵ（１０）は、例外
が確認されるかまたは「待ち」命令が実行されるまで、
命令の実行を続ける。リセット以外の命令が確認された
時、ＣＰＵ（１０）は例外を処理する状態に入る。「待
ち」命令を実行した後、ＣＰＩＩ（１０）は割込みを持
つ状態に入る。

例外を処理する状態にある間、ｃｐｕ（ｔｏ）は適当な
レジスタの内容を保管し、例外サービス手順の実行を開
始するために、プログラム−カウンタおよびモジュール
・リンケージの値を読取る。割込ミラ処理スルタメ、Ｃ
ＰＵ（１０）　ハ更１．：　ＩＣＵ（２４）から１つま
たは２つのベクトル値を読取る。例外を処理するのに必
要な全てのデータ参照が首尾良く完了した後、ＣＰＵ（
１０）が命令を実行する状態に入る。

る。しかし、ｃｐｕ（ｉｏ）が例外を処理している間に
、バスの誤りまたはアボートくうちきり）が検出された
場合、停止状態に入る。

υｊ込みを持つ状態にある間、ＣＰＵ（１０）はアイド
ルである。この状態を同定する。特殊状態がシステム・
インターフェースに出る。割込みまたは外部デバッグ状
態が検出された時、ＣＰＵ（１０）が例外を処理する状
態に入る。

ＣＰＵ（１０）が例外を処理している間、バスの誤りま
たはアボートが検出された時に、ＣＰＵ（１０）が停止
状態に入り、こうして適当な例外サービス手順に制御作
用が切換えられるのを防止する。この状態を同定する特
殊状態がシステム・インターフェースに出る。

ＣＰＩＪ（１０）は命令を実行するために、下記の動作
を行なう。

命令の取出し 原始オペランドがあれば、それを読取る結果を計算する 結果オペランドがあれば、それを書込む必要であれば、
フラグを修正する プログラム・カウンタを更新する 大抵の場合、ＣＰＵ（１０）は、１つの命令に対して上
に述べた動作を＃を密な順序で完了することにより、命
令を実行し、その接法の命令に対する動作順序を開始す
る。しかし、前に述べたように、例外によって、命令を
実行するか或いは１つの命令から次の命令に進む動作順
序が変更されることがある。更に、性能を高めるため、
ＣＰＵ（１０）は幾つかの命令を実行する動作をパイプ
ライン式に並行（オーバーラツプ）して行う。

以下の説明は、命令の実行に対するパイプライン（１０
）における例外の影響を説明するものである。この説明
では、実効アドレスはアクセス級の書込みを伴なうオペ
ランドに対して計算されるけれども、メモリに関連する
モードおよび外部アドレス・モードに対する実効アドレ
スを計算するためのメモリからのアドレスの読取は、原
始オペランドと同様にみなされる。

ｃｐｕ（ｉｏ）は、命令の実行中の種々の点で、例外を
検査する。例外が確認されると、実行中の命令は考えら
れる４通りのうちの何れかで終る。即ち、それを完了す
るか、それを中断するか、それを終了するか、或いは途
中まで完了する。この４種類の例外の各々により、特定
の終りになる。

命令が完了した後に例外が確認された時、ＣＰｕ（１０
）は、その命令、ならびに最後の例外が起こった以降に
実行された他の全ての命令に対する全ての動作を遂行し
ている。結果オペランドが書込まれ、フラグが修正され
、割込みスタックに保管されたプログラム・カウンタの
値は次に実行すべき命令のアドレスを持っている。例外
サービス手順は、それが終った時、適当な戻り命令を実
行することができ、ＣＰＵ（１０）は完了した命令に続
く命令の実行を開始する。

命令の実行中に、幾つかのトラップ状態の１つまたは再
開再開し得るバスの誤りが検出された時、命令を中断す
る。中断された命令は完了していないが、最後の例外が
起こった以降に実行された他の全ての命令は完了してい
る。この命令によってで影響を受ける結果オペランドお
よびフラグは修正されていることがあるが、命令を再び
実行して完了することができるような修正だけが起こり
得る。成る例外（例えば、バスの誤り、アボート、定義
されていない命令、Ｊ５よび違法な動作のトラップ）で
は、ＣＰＵ（１０）がプログラム状態レジスタにある適
当な制御フラグをクリアしてから、割込みスタックに押
込まれたコピーを保管する。割込みスタックに保管され
たプログラム・カウンタの値が中断された命令のアドレ
スを持っている。

例えば、復元命令がスタックから８個の汎用レジスタに
ポツプアップされる。無効なページ・テーブル・エント
リがスタックに対する１つの参照で検出された場合、命
令が中断される。命令によってロードすべき汎用レジス
タが修正されていることがあるが、スタック・ポインタ
は、この命令が開始された時と同じ値をまだ持っている
。

中断された命令を完了するため、例外サービス手順は２
つのＮ置の何れかをとる。

１、サービス手順が中断された命令の実行をシミュレー
トすることができる。命令の結果を計算して書込んだ後
、割込みスタックに保管されたプログラム状態レジスタ
のコピーによるフラグを修正し、割込みスタックに保管
されたプログラム・カウンタの値を更新して、次に実行
すべき命令を指すようにする。その後、サービス手順が
適当な戻り命令を実行し、ＣＰＵ（１０）は、中断され
た命令に続く命令の実行を開始する。

これは、ハードウェアの浮動小数点装置を持たないシス
テムで、浮動小数点命令をソフトウェアによってシミュ
レートする時にとられる措置である。

２）サービス手順が、命令を中断させる原因になったト
ラップ状態を除いた後、中断された命令を再び実行する
ことができる。サービス手順がその終りに適当な戻り命
令を実行する。その後、ＣＰＵ（１０）が中断された命
令の実行を再び開始する。

ＣＰＵ（１０）は中断された命令を再び実行して完了す
ることができるようにするが、例外が確認されれる前に
、ＣＰＵ（１０）がメモリ、マツプの周辺ボートから原
始オペランドまたは命令を読取っていることがある。こ
の場合、周辺装置の特性は、命令の正しい再実行を妨げ
ないことがある。

実行中の命令は、リセットされた時、または再開できな
いバスの誤りが発生した時に終了する。

命令によって影響を受ける結果オペランドおよびフラグ
があれば、それらは限定されず、プログラム・カウンタ
の内容も同じである。最後の直列化動作以降に実行され
た他の命令の結果オペランドがメモリに書込まれていな
いかもしれない。終了した命令は完了することができな
い。

ストリング命令の実行中に、再開し得るバスの誤り、割
込み、アボートまたはデバッグ状態が確認された時、命
令は途中まで完了したという。途中まで完了した命令は
完了していないが、最後の例外以降に実行された伯の全
ての命令は完了している。命令によって影響を受器ノる
結果オペランドおよびフラグは修正されているかもしれ
ないが、命令の実行中に使われたストリーム・ポインタ
おおよびその伯の汎用レジスタに記憶されている値は、
命令を再び実行して完了することができるようにする。

割込みスタックに保管されたプログラム・カウンタの値
が、途中まで完了した命令のアドレスを持っている。例
外サービス手順は、それが終った時、単に適当な戻り命
令を実行することができ、ＣＰＵ（１０）は途中まで完
了した命令の実行を再開する。

前に）本べたように、ＣＰＵ（１０）は、幾つかの命令
を実行する動作を４段のパイプライン（１２）で同時に
並行して行なう。パイプライン（１２）の全体的な構成
が第１３図に示されている。実行装置（３２）が１つの
命令の結果を計算している間、アドレス装置（３０）が
、次の命令に対する実効アドレスの計口および原始オペ
ランドの読取をすることができ、ローダ（２８）は３本
口の命令を復号して、４番目の命令をその８バイトの待
ち行列に予備取出しすることができる。成る状況では、
命令の実行が重く≧る効果は、厳密に逐次的な命令の実
行の効果と異異なることがある。具体的にいうと、ｃｐ
ｓ（１０）によって行なわれるメモリ参照の順序が違っ
ているように見えることがある。

命令を実行する間、ＣＰＵ（１０）は、命令を完全に取
出す前に、メモリから成る原始オペランドを読取ること
ができる。しかし、ＣＰＵ（１０）は、その結果を書込
む前に、常に命令の取出しＪ５よび原始オペランドの読
取を完了する。命令を実行するために、メモリから２つ
以上の原始オペランドを読取らなければならない時、オ
ペランドは任意の順序で読取ることができる。同様に、
命令を実行するために、２つ以上の結果オペランドをメ
モリに書込む時、オペランドは任意の順序で書込むこと
ができる。

ＣＰＵ（１０）は、それまでの全ての命令が完全に取出
された後にのみ、命令の取出しを開始する。しかし、Ｃ
ＰＩＪ（１０）は、前の命令に対する全ての原始オペラ
ンドが読取られ、結果が書込まれる前に、命令の取出し
を開始することができる。

ＣＰＵ（１０）が、それまでの全ての命令が取出され、
その原始オペランドが読取られた後にのみ、成る命令に
対する原始オペランドの読取を開始する。

命令に対する原始オペランドは、原始オペランドの値が
まだ書込まれていない結果に依存する時を除いて、それ
までの命令の全ての結果が書込まれる前に、読取ること
ができる。ＣＰＵ（１０）が、原始オペランドの良さに
ある実アドレスをまだ書込まれていない結果があれば、
その実アドレスと比較し、原始オペランドが依存する全
ての結果を書込む後まで、原始オペランドの読取を遅ら
せる。

更に、ｃｐｕ（ｉｏ）が、メモリ・マツプ形周辺装置に
ある原始オペランドを同定し、メモリ・マツプ形周辺ボ
ート行きのそれまでの全ての結果が書込まれる後まで、
このようなオペランドの読取を遅ら往る。特別の処理手
順により、メモリ・マツプ形Ｉ１０ボートに対する読取
および書込みの参照が、プログラムが含意する順序で常
に行なわれることを保証する。こういう手順は、係属中
の米国特許出願通し番号第００６．０１２号に記載され
ている。

ＣＰＩＩ（１０）は、それまでの命令の全ての結果が書
込まれた後にのみ、成る命令に対づ°る結果オペランド
の書込みを開始する。

幾つかの命令に対する動作を並行して実行する結果とし
て、命令が実行されなくても（例えば、前の命令がトラ
ップを生じた場合）　、ＣＰＵ（１０）は命令を取出し
てその原始オペランドを読取ることができる。しかし、
成る命令ド対する原始オペランドがメモリ・マツプ形周
辺ボートにあることをＣＰＵ（１０）が同定する時、そ
の命令が実行される場合にだけ、ＣＰＵ（１０）が原始
オペランドを読取る。

ｃｐｕ（ｉｏ）が、命令の取出しと前の命令の結果の占
込みの間の関係を検査しないことに注意されたい。この
ため、自己修正コードは、所期の通りに実行するために
は特別の扱いをしなければならない。

成る命令を実行した後または例外を処理した後、ＣＰＵ
（１０）が命令の実行を直列にする。直列化命令の実行
は、ｃｐｕ（ｉｏ）がそれまでの全ての命令の結果のメ
モリに対する書込みを完了し、その接法の命令の取出し
および実行を開始することを意味する。従って、プログ
ラム状態レジスタに新しい値がロードされた時、新しい
プログラム状態レジスタの値が、次の命令を取出して実
行するために使われる特権状態を決定する。

この発明では、ｃｐｕ（ｉｏ）が実行される命令の順序
を監視するために２工程手順を実施する。１番目に、実
行を開始する命令が逐次形であるか非逐次形であるかを
示す付加的なインターフェース信号を用いる。２番目に
、外部メモリ参照に使われるインターフェース信号に付
加的な情報を表示する。

インターフェース信号が「内部逐次取出し」（ＩＳＦ）
と呼ばれる。ＣＰＵ（１０）が、採用されたブランチ命
令または飛越し命令を実行する時には、い　′つでもプ
ログラム・フロー状ａ（ＰＦＳ）信号と共にＩＳＦ信号
を作動する。この発明では、ＣＰＵ（１０）が採用され
たブランチ命令に対するＩＳＦ信号を作動しさえすれば
良い。従って、ブランチ命令を実行する時、制御の流れ
を監視することが可能である。

ブランチ命令が採用された場合、これはＩＳＦ信号を作
動状態に駆動することによって表示されるが、制御作用
は宛先や命令に切換えられる。この命令のアドレスは、
ブランチ命令の符号及びアドレスが判っていれば、計算
することができる。ブランチを採用しない場合、これは
ＩＳＦ信号を不作動状態に駆動することによって表示さ
れるが、この時制御作用は、メモリ内のブランチ命令に
続く命令に切換えられる。

採用された飛越し命令を実行する時または例外が起こる
時にだけに、制御の流れを監視するための付加的な情報
が外部メモリ・インターフェースに表示される。例外が
起こるとき、ＣＰＵ（１０）は、例外の種類を示すコー
ドと、例外サービス手順の仮想アドレスの両方を表示す
る。採用された飛越し命令を実行する時、ＣＰＩＩ（１
０）は飛越し宛先の仮想アドレスを表示する。ＣＰＵ（
１０）が飛越し宛先による命令の取出しを開始した後に
、宛先アドレスが表示される。この時、メモリ・インタ
ーフェースはアイドル状態であるのが典型的であるが、
他方ＣＰＵ（１０）は飛越し宛先による命令を復号して
、その実行を準備している。ＣＰＵ（１０）は、状態情
報を通じて、メモリを参照する代わりに、例外に対する
コードまたは採用された飛越し命令に対する宛先アドレ
スの何れかを表示する時を示す。

アドレス装置（３０）および実行装置（３２）は、命令
１個当り２サイクルのピーク速度で命令を処理すること
ができる。ローダ（２８）は命令１個当りに１サイクル
のピーク速度で命令を処理することができ、従って、ア
ドレス装置（３０）および実行装置（３２）に対して着
実に命令の供給を続けるのが典型的である。ローダ（２
８）は、ブランチ命令または命令キャッシュのミスのた
めに、命令ストリームにギＶツブが生じた時にだけ、バ
イブライン（１２）のスルーブツトを乱す。

第１４図はアドレス装置（３０）および実行装置（３２
）によるメモリからレジスタへの２つの命令の実行を示
す。ＣＰＵ（１０）が大抵の普通の命令に対しては、２
サイクルの実行速度を保つことができ、典型的には次の
場合にだけ、遅延を持つ。

１、キャッシュおよび変換バッファのミスおよび調整さ
れてない参照に対する記憶遅延、２）命令パイプライン
（１２）の段の間のリソースのコンテンション（競合）
、 ３、ブランチおよびその他の非逐次形命令の取出し、 ４、位取り指標のような複雑なアドレス・モードおよび
除算のような複雑な動作。

第１５図はパイプライン（１２）のタイミングに対する
データ・キＶツシュ（１６）のミスの影響を示す。

実行装置（３２）は、ＢＩＵがデータを読取るバス・サ
イクルを完了するまで、２サイクル遅延する。

第１６図はバイブライン（１２）のタイミングに対する
アドレス・レジスタのインターロックのＩｎを示す。１
つの命令がレジスタを修正しており、次の命令がアドレ
ス計？）のためにそのレジスタを使う。実行装置（３２
）がレジスタの更新を完了するまで、アドレス装置（３
０）は３サイクル遅延する。２番目の命令がアドレス計
算ではなく、データの値のためにそのデータを使った場
合（例えばＡＤＤＤ　ＲＯ，Ｒ１）　、実行装置（３２
）にある側路回路を使って、バイブライン（１２）の遅
延を避ける。

ローダ（２８）はブランチ命令を処理するだめの特別な
回路を持っている。ブランチ命令が復号されると、ロー
ダ（２８）は宛先アドレスを計口し、逐次および非逐次
の命令ストリームのどちらかを選択する。この選択はブ
ランチの条件および方向に基づく。ブランチが採用され
るとローダ（２８）が予測する場合、宛先アドレスがＪ
ＢＵＳを介して命令キャッシュ（１４）に転送される。

ブランチが採用されると予測されるかどうかに関係なく
、ローダ（２８）が交代的な命令ストリームのアドレス
を保管する。その後で、ブランチ命令が実行装ｆｆｉ　
（３２）に達し、そこで条件を解く。実行装置（３２）
は、ブランチを採用したかどうかをローダ（２８）に知
らせる。

ブランチの予測が正しくなかった場合、バイブライン（
１２）がフラッシュし、命令キ↑７ツシユ（１４）に正
しいストリームからの命令の予備取出しを開始する。

第１７図はブランチ命令が採用されると正しく予測した
効果を示す。ローダ（２８）による命令の復号に２サイ
クルのギャップが生ずる。バイブライン（１２）の先頭
のこのギャップは、完全に復号された１つの命令がロー
ダ（２８）とアドレス装置（３０）の間のバッファ作用
を受けるため、ならびにバイブライン（１２）内の後続
の段で同時に遅延が起こり得るため、詰っている場合が
多い。

第１８図はブランチ命令の解の予測が正しくない影響を
示す。実行装置（３２）で４サイクルのギャップが起こ
る。

ＣＰＵ（１０）の動作に関するこの他の情報は、係属中
の米国特許出願通し番号第００６，０１ｆ３　＠に記載
されている。

ここに示した実施例の種々の変更をこの発明を実施する
のに用いることができることを承知されたい。特許請求
の範囲にこの発明の範囲を限定しており、この請求の範
囲内に含まれる構成Ｊ３よび方法およびその均等物がこ
の発明に属することを承知されたい。

【図面の簡単な説明】

第１図はこの発明の制御の流れを監視する方法を利用し
たマイクロプロセッサの仝体的なアーキテクチュアを示
す簡略ブロック図、第２図はマイクロプロセッサのイン
ク−フェース信号を示す図、第３図はマイクロプロセッ
サの主要な機能装置および相Ｈ接続バスを示す簡略ブロ
ック図、第４図はマイクロプロセッサの命令キャッシュ
の構成を示す簡略ブロック図、第５図はマイクロプロセ
ッサのデータ・キャッシュの構成を示す簡略ブロック図
、第６図はマイクロプロセッサのデータ・キャッシュを
アクセスする時のタイミング順序を示１時間線図、第７
図はマイクロプロセッサのＣＬＫ入力とＢＵＳＣＬＫ出
力信号の間の関係を示す時間線図、第８図はマイクロプ
ロセッサの基本読取サイクルを示す時間線図、第９図は
マイクロプロセッサの基本書込みサイクルを示す時間線
図、第１０図は２持ちサイクルだけ延長した、マイクロ
プロセッサの読取サイクルを示す時間線図、第１１図は
３回の転送を持ち、マイクロプロセッサによって終了さ
せられるバースト読取サイクルの時間線図、第１２図は
、２回の転送を持ち、２番目の転送が１持ち状態だけ延
長していて、装置によって終了させられるバースト読取
サイクルの時間線図、第１３図はマイクロプロセッサの
４段形命令バイブラインの全体的な溝成を示す略図、第
１４図は内部データ・キャッシュのヒツトに対するパイ
プラインのタイミングを示す時間線図、第１５図は内部
データ・キャッシュのミスに対するパイプラインのタイ
ミングを示す時間線図、第１６図は命令パイプラインの
タイミングに対するアドレス・レジスタのインターロッ
クの効果を示す時間線図、第１１図はマイクロプロセッ
サの動作でブランチ命令が採用されることを正しく予測
した効果を示す時間線図、第１８図はマイクロプロセッ
サの動作でブランチ命令の解の予測が正しくない効果を
示す時間線図である。 王ミエロトＸヨ ＣＬＸ（ＩＮ） Ｆエロトー７ ＜ｔｉ、ｃν１：１′＝１１−；］Ｂ　　　　　　　　
ＴＩ　　　　　　　　　Ｔ２　　　　　　　ｎ１４ＴＩ
Ｆ工口？−ＥＳ ４搏４Ｔ４爛、　　　７１　　　　　Ｔ２　　　　ηｆ
ｆ１ｉＴ１１三工Ｃｒ−”Ｅ３ １Ｔ２ 竹＠ｐＴ１メ４１　　　　　　７１　　　　　　　　Ｔ
ス　　　　　　　（手ｉち）　　　　　（引階９　　　
ηヌ、４ＴＩＦエロー１０ 竹１４ｍ１ｉ、　　　ＴＩ　　　　Ｔ２　　　　Ｔｅｌ
　　　　Ｔ０ｎ　　　ｒ＋ｔ＋ｍ王三工〔トー１１゜ ＜ｄ部子ｓｉ、％　　　　　　ＴＩ　　　　　　　　Ｔ
２　　　　　　　Ｔ２Ｂ　　　　　　　＋’ｌ１％）　
　　　　ｎｆｆ４丁＋ＦＩロトー１２ 峠　　　４＋　　　ヤ Ｎ１１２　＆　Ｎ４３　　　　　　　Ｎ◆１＋２’　　
　　　　　Ｉ’　Ｘ　［：ｒ−ＩＢＡＤＤＤ　Ｊ（ＦＰ
ｌ、ＲＯ 工；エロ％−１４− Ａｔ７ＤＤボ汗１．ＲＯ ■＝エロトー１６

Claims (16)

【特許請求の範囲】
1. （１）外部インターフェースを持つ形式のデータ処理装
   置に用いられ、該データ処理装置によって実行される命
   令の順序を監視する装置に於いて、実行を開始する命令
   が逐次形であるか非逐次形であるかを示すインターフェ
   ース信号を発生し、採用されたブランチまたは飛越し命
   令を実行する時または例外が起こる時を示す情報がイン
   ターフェースに表示されるようにした監視装置。
2. （２）特許請求の範囲第１項に記載した監視装置に於い
   て、採用されたブランチ命令を実行する時に上記インタ
   ーフェース信号を作動する監視装置。
3. （３）特許請求の範囲第２項に記載した監視装置に於い
   て、上記採用されたブランチ命令の符号およびアドレス
   からそのアドレスが計算される宛先命令に制御作用を切
   換える監視装置。
4. （４）特許請求の範囲第１項に記載した監視装置に於い
   て、ブランチ命令を採用しない場合、インターフェース
   信号が不作動である監視装置。
5. （５）特許請求の範囲第４項に記載した監視装置に於い
   て、メモリにあるブランチ命令に逐次的に続く命令に制
   御作用が切換えられる監視装置。
6. （６）特許請求の範囲第１項に記載した監視装置に於い
   て、例外が起こる時、例外の種類を示すコードを表示す
   る監視装置。
7. （７）特許請求の範囲（６）の右側に記載した監視装置
   い於いて、例外サービス手順の仮想アドレスを表示する
   監視装置。
8. （８）特許請求の範囲第１項に記載した監視装置に於い
   て、採用した飛越し命令を実行する時、飛越し宛先の仮
   想アドレスを表示する監視装置。
9. （９）特許請求の範囲第８項に記載した監視装置に於い
   て、装置が飛越し宛先にある命令の取出しを開始した後
   、宛先アドレスが表示される監視装置。
10. （１０）外部インターフェースを持つ中央処理装置によ
    って実行される命令の順序を監視する方法に於いて、実
    行を開始する命令が逐次形であるか非逐次形であるかを
    示すインターフェース信号を発生し、採用した飛越し命
    令を実行する時または例外が起こる時を示す情報をイン
    ターフェースに表示する工程を含む方法。
11. （１１）特許請求の範囲第１０項に記載した方法に於い
    て、採用したブランチ命令を実行する時、インターフェ
    ース信号を作動する方法。
12. （１２）特許請求の範囲第１０項に記載した方法に於い
    て、例外が起こる時、例外の種類を示すコードを表示す
    る方法。
13. （１３）特許請求の範囲第１２項に記載した方法に於い
    て、対応する例外サービス手順の仮想アドレスを表示す
    る方法。
14. （１４）特許請求の範囲第１０項に記載した方法に於い
    て、採用した飛越し命令を実行する時、飛越し宛先の仮
    想アドレスを表示する方法。
15. （１５）特許請求の範囲第１４項に記載した方法に於い
    て、中央処理装置が飛越し宛先の命令の取出しを開始し
    た後に、宛先アドレスが表示される方法。
16. （１６）外部インターフェースを持つ中央処理装置によ
    つて実行される命令の順序を監視する方法に於いて、ブ
    ランチ命令の実行を表わすインターフェース信号を発生
    し、該インターフェース信号は、ブランチを採用する場
    合は第１の状態であり、ブランチを採用しない場合は第
    ２の状態であり、インターフェース信号が第１の状態で
    ある場合、中央処理装置の制御を、ブランチ命令の符号
    およびアドレス情報を使って計算されたアドレスを持つ
    宛先命令に切換え、インターフェース信号が第２の状態
    である場合、中央処理装置の制御をブランチ命令に続く
    次の逐次的な命令に切換え、採用した飛越し命令の実行
    または例外の発生を表わす情報をインターフェースに表
    示して、例外が起こった時、例外の種類および関連する
    例外サービス手順のメモリ位置を示す符号を表示し、採
    用した飛越し命令を実行する時、飛越し宛先命令のメモ
    リ位置を表示する工程を含む方法。