JPH03241426A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置のキャッシュメモリシステム
に係り、特に、命令用、データ用等の複数のキャッシュ
メモリからなるキャッシュメモリシステムにおいて、デ
ータの一致保証に好適なキャッシュメモリ制御方式に関
する。

〔従来の技術〕

（１）背景 プロセッサの性能向上のためパイプライン方式が高度化
している。パイプライン方式は、１つの命令の実行に必
要な処理、例えば、命令フェッチ。

デコード、アドレス計算、データフェッチ、演算などの
処理をそれぞれ独立なステージとし、ステージ間で次々
に命令を実行することにより高性能化を図る手段である
。パイプラインの高度化にともない、従来、命令とデー
タとを単一のキャッシュメモリに格納していた方式から
、これらを分離する命令・データ分割キャッシュメモリ
方式が不可欠になりつつある。命令キャッシュとデータ
キャッシュとを分割することにより、命令フェッチとデ
ータフェッチ・ストアとの競合を避け、パイプラインを
効率よく動作させることが可能となる。

このような命令・データ分割キャッシュメモリ方式で新
たに問題となるのは、命令・データストア競合の制御で
ある。すなわち、汎用計算機では、データストアによっ
て命令を変更する場合がある。

今、命令フェッチは命令キャッシュ、データフェッチ・
ストアはデータキャッシュと完全に分割したとする。こ
の場合、データストアによる命令変更は、データキャッ
シュのみを変更し、命令キャッシュには古いデータが残
ったままとなる。命令フェッチがこの古い命令を読み出
して実行すると、正常な動作が保証されない。

このため、データストアによる変更要求があった場合は
、命令・データストア競合制御により、命令キャッシュ
とデータキャッシュの内容を常に一致させて最新情報と
する制御が必要となる。ここで注意すべき点としては、
データストアによる変更要求があれば、即座に命令キャ
ッシュとデータキャッシュの一致を保証しなければなら
ないことである。これは、データストアによる命令変更
の後すぐに変更された命令をフェッチする場合でも正常
な動作を保証する必要があるからである。

（２）従来方式 命令・データストア競合制御で最も簡単な方式は、デー
タストアによる変更要求があれば、命令キャッシュとデ
ータキャッシュの両者を即座に変更する方式である。こ
うすれば、データストアによる命令変更に続いて当該命
令のフェッチが要求されても正常な動作を保証できる。

しかし、この方式では、命令キャッシュにおいて、命令
フェッチとデータストアのアクセスが競合し、パイプラ
イン動作の障害となる。

この問題を解決する従来方式は、特開昭６０−１５１７
４９に開示されている。すなわち、データストア要求が
発行された場合、即座に命令キャッシュを変更せず、そ
の要求を多段の命令変更バッファに蓄積する。そして、
命令キャッシュがアクセスされていない時に、命令変更
バッファの内容に従って命令キャッシュを更新する方式
である。

本方式によれば、命令フェッチとデータストアとが競合
することなく、パイプラインをスムーズに動作させるこ
とができる。

〔発明が解決しようとする課題〕

上記従来技術によっても依然としていくつかの問題が残
る。第１に、データストアが連続する場合を考慮すると
、４段から８段程度の命令変更バッファが必要となるこ
とである。このため、ハード量が増大する問題がある。

第２に、データストアによる命令変更に続いて当該命令
のフェッチが発行された時に、命令変更が命令変更バッ
ファに残っていて命令キャッシュに反映されない場合が
ある。このため、命令変更バッファの全てのエントリに
比較器を設け、要求されている命令が、命令変更バッフ
ァに残っていないかどうかを検出する機構が不可欠とな
る。これらの機構は、ハード量増大の要因になるととも
に、命令変更バッファの管理が複雑になる問題がある。

本発明の目的は、従来方式のような命令変更バッファを
設けることなく、命令・データ分離キャッシュメモリ方
式における命令・データストア競合の制御を実現するキ
ャッシュメモリシステムを提供することである。

〔課題を解決するための手段〕 本発明は、上記目的を達成するために、命令キャッシュ
メモリとデータキャッシュメモリとを分離したキャッシ
ュメモリ方式において、命令およびデータキャッシュメ
モリに存在する全ての情報を識別するキャッシュデータ
識別手段を設け、−方のキャッシュに要求するデータが
存在しない場合、主メモリから要求データを読み出し、
新規に登録するとともに、前記キャッシュデータ識別手
段により他方のキャッシュに該当するデータが存在する
かどうかを検出し、存在すればこれを無効化し、これに
よって命令キャッシュとデータキャッシュに同一のデー
タが登録されることを禁止する排他制御を行なう方式を
提案するものである。

本発明は、また、上記目的を達成するために、前記キャ
ッシュデータ識別手段に加え、データキャッシュメモリ
の全ての登録データに当該データが命令キャッシュに存
在するかどうかを示す共有ビットを設け、データキャッ
シュに要求するデータが存在しない場合、主メモリから
要求データを読み出し、新規に登録するとともに、前記
キャッシュデータ識別手段により命令キャッシュに該当
するデータが存在するかどうかを検出し、存在すればデ
ータキャッシュの登録データの共有ビットを「１」とし
、これによって命令キャッシュとデータキャッシュに同
一のデータが登録されたことを示す方式を提案するもの
である。

〔作用〕

上記第１の手段によれば、データストアが発行され、対
象データがデータキャッシュに存在する場合は、命令キ
ャッシュへの変更は不要となる。

これは、命令キャッシュと、データキャッシュに同一の
データが存在しないことが保証されているためである。

対象データがデータキャッシュに存在しない場合には、
プログラムの実行を中断し、前記キャッシュデータ識別
手段により命令キャッシュに該当するデータが存在する
かどうかを検出し、存在すればこれを更新する。データ
ストアにおいては、８割から９割の割合で対象データが
データキャッシュに存在するため、プログラム実行を中
断しての命令キャッシュ更新はほとんど発生しない。

上記第２の手段によれば、データストアが発行され、対
象データがデータキャッシュに存在する場合、対象デー
タの共有ビットが「Ｏ」であれば、命令キャッシュへの
変更は不要となる。これは、この共有ビットにより命令
キャッシュとデータキャッシュに同一のデータが存在し
ないことが保証されているためである。また、共有ビッ
トがｒｌＪであるかまたは対象データがデータキャッシ
ュに存在しない場合は、プログラムの実行を中断し。

前記キャッシュデータ識別手段により命令キャッシュに
該当するデータが存在するかどうかを検出し、存在すれ
ばこれを更新する。データストアにおいては、８割から
９割の割合で対象データがデータキャッシュに存在し、
かつ、命令キャッシュとデータキャッシュで共有される
データが非常に少ないため、プログラム実行を中断して
の命令キャッシュ更新はほとんど発生しない。

これら第１．第２の手段によれば、従来方式の命令変更
バッファを設けることなく、命令・データストア競合を
制御でき、パイプライン動作への障害を極力抑えること
が可能となる。

〔実施例〕

以下、第１図〜第４図を参照して、本発明の第１実施例
を詳細に説明する。第１図は本発明を適用するデータ処
理装置の一例を示している。図において、複数のプロセ
ッサ１００が共有バス５００を介して、主記憶装置２０
０を共有している。

共有バス５００には、ファイルを蓄積する固定ディスク
装置１３００や、外部入出力装置とのデータ転送を行な
う入出カプロセッサ４００が接続される。

プロセッサ１００（他も同様）内部の命令フェッチユニ
ットＩＵＩＩＯは、プログラムの実行に必要な命令を主
記憶装置２００からフェッチする機能を持つ、フェッチ
された命令は、命令実行ユニットＥＵ１４０に転送され
る。命令実行ユニット１４０では、命令の意味を解釈し
て必要なデータを主記憶装置Ｉ２００からフェッチした
後、演算を実行する。命令アドレス変換装置１２１は、
命令フェッチユニット１１０が送出する論理アドレスを
物理アドレスに変換する。命令キャッシュメモリ１２２
は、主記憶装置２００に記憶される命令のコピーを高速
なメモリに蓄えている。命令アドレス変換装置１２１に
よって変換された物理アドレスにより命令キャッシュメ
モリ１２２が検索され、要求する命令が命令キャッシュ
１２２内に存在すれば、短時間で要求命令がフェッチさ
れる。

要求する命令が存在しない場合は、主記憶装置２００か
ら該当する命令が命令キャッシュメモリ１２２に転送さ
れ、新規登録されるとともに、命令フェッチユニット１
１０に要求命令が供給される。

データアドレス変換装置１５１は、命令実行ユニット１
４０が送出する論理アドレスを物理アドレスに変換する
。データキャッシュメモリ１５２は、主記憶装置２００
に記憶されるデータのコピーを高速なメモリに蓄えてい
る。データアドレス変換装置１５１によって変換された
物理アドレスによりデータキャッシュメモリ１５２が検
索され、要求するデータがデータキャッシュ１５２内に
存在すれば、短時間で要求データがフェッチされる。

要求するデータが存在しない場合は、主記憶装置！！２
００から該当するデータがデータキャッシュメモリ１５
２に転送され、新規登録されるとともに、命令実行ユニ
ット１４０に要求データが供給される。キャッシュデー
タ識別装置１３０は、命令キャッシュとデータキャッシ
ュに格納されている全てのデータを識別できるメモリで
あり、命令キャッシュとデータキャッシュ間の干渉制御
に用いられる。

第２図は、命令キャッシュ１２０．データキャッシュ１
５０．キャッシュデータ識別装置１３０の構成を示す図
である。

まず、命令キャッシュ１２０の構成要素について説明す
る。令命アドレス変換装置１１００は、論理アドレス情
報１１０１とこれに対応する物理アドレス情報１工０２
とを対で保持する連想メモリである。命令キャッシュメ
モリは、命令そのものを保持する命令記憶部１３００と
、当該命令に対応する物理アドレス情報を保持する命令
ディレクトリ部１２００とを含んでいる。本実施例にお
いて、命令ディレクトリ部１２００は、ワード方向に４
つの部分に分割され、それぞれクラス０（１２０１）、
クラス１　（１２０２）　、クラス２（１２０３）、ク
ラス３　（１２０４）と呼ばれる。

各クラスには、物理アドレスのビット＜０−１９＞が保
持される。また、対応するデータが有効か無効かを示す
Ｖビット１２０５を有する。

データキャッシュメモリ１５０の構成要素であるデータ
アドレス変換装置１４００．データ記憶部１６００．デ
ータディレクトリ部１５００は、命令キャッシュメモリ
１２０の構成要素と同じであるので説明は省略する。

キャッシュデータ識別装置１３０は、命令ディレクトリ
１２００のコピーである命令識別ディレクトリｌ　７０
０と、データディレクトリ１５００のコピーであるデー
タ識別ディレクトリ１８００とを含んでいる。命令・デ
ータ識別ディレクトリは、４つのクラスを並列にアクセ
スし、比較器により一致検証する構成となっている。

次に、各構成要素のアクセス方法を示す。命令アドレス
変換装置１１００は命令論理アドレス１ｏｏｏのビット
（１１−１９）によって検索される。読み出された論理
アドレス情報１１０１は、命令論理アドレスのビット＜
０−１０＞と比較され一致すれば、物理アドレス情報１
１０２が命令キャッシュに渡される。命令ディレクトリ
部１２００と命令記憶部１３００は、命令論理アドレス
のビット（１８−３１＞をインデクスアドレスとして用
いる。このうちビット（１８−１９）はアドレス変換に
依存して変化する部分であり、ビット＜２０−３１＞は
、アドレス変換の対象とならない部分である。ビット（
１８−１９＞により、令命ディレクトリ部と命令記憶部
の４つのクラスの１つが選択され、ビット＜２０−３１
＞によって、クラス内のエントリーが選択される。命令
ディレクトリ１２００から読み出された物理アドレス情
報は、命令アドレス変換装置１１００からの物理アドレ
ス情報１１０２と比較され、一致検出される。

データアドレス変換装置１４００、データディレクトリ
部１５００、データ記憶部１６００のアクセス方法に関
しては、命令の場合と同じであるので、説明を省略する
。

命令論理アドレス１０００のビット〈２０−３１〉、ま
たはデータ論理アドレス１００５のビット＜２０−３１
）がセレクト１９０２によって選択され、キャッシュデ
ータ識別装置１３０の命令識別ディレクトリ１７００に
おいて、インデクスアドレスとして用いられる。命令識
別ディレクトリ１７００の４つのクラス１７０１−１７
０４から読み出された物理アドレス情報は、命令アドレ
ス変換装置１１００の物理アドレス情報１１０２または
データアドレス変換装置１４００の物理アドレス情報１
４０２からセレクタ１９０１が選択した結果と比較され
、一致検証される。データ識別ディレクトリ１８００の
アクセス方式もこれと同じである。

次に、第２図、第３図、第４図を参照して、命令実行ユ
ニットがデータキャッシュメモリをアクセスする処理を
説明する。第３図はデータフェッチ時の処理フローを示
し、第４図はデータストア時の処理フローを示している
。なお、命令フェッチユニットによる命令キャッシュメ
モリのアクセス処理は、データフェッチの処理と同等に
なるため、説明を省略する。

（１）データフェッチのヒツト時 命令実行ユニットからデータフェッチ要求があるとデー
タ論理アドレスが１００５にセットされる。データ論理
アドレスのビット＜０−１９＞は、データアドレス変換
装置１１４００により物理アドレスのビット＜０−１９
＞に変換される。これと並行して、データディレクトリ
部１５００およびデータ記憶部１６００から、データ論
理アドレスのビット（１８−３１）がインデクスアドレ
スとして読み出される。この時、データ論理アドレスの
ビット＜１８−１９＞でクラスが選択され、ビット（２
０−３１＞でクラス内のエントリが選択される。データ
ディレクトリ部１５００から読み出された情報は、比較
器１５０６により、データアドレス変換装ｆｉ１４００
の出力である物理アドレスと比較される。比較した結果
が一致すれば、ゲート１６０１が制御され、データ記憶
部から読み出されたデータが命令実行ユニットに転送さ
れる。

（２）データフェッチのミスヒツト時 データキャッシュの一致検証の動作は前述の場合と同様
である。一致検証の結果ミスヒツトであれば、物理アド
レスが主記憶装！２００に転送され、要求データを含む
一定サイズのデータ（これをブロックと呼ぶ）の転送を
要求する。主記憶装置１２００からデータが転送されて
来るまでに以下の処理を行なう。データ論理アドレスの
ビット（２０−３１＞がセレクタ１９０２により選択さ
れ、命令識別ディレクトリ１７００とデータ識別ディレ
クトリ１８００が同時に読み出される。読み出された情
報は、比較器↓７０６または１８０６により、データア
ドレス変換装置１４００より出力される物理アドレス情
報１４０２と比較される。命令識別ディレクトリ１７０
０で一致が検出された場合、エンコーダ１７０６により
、比較器１７０６の結果から該当データが存在する命令
キャッシュのクラスアドレス１７０８が生成される。

このクラスアドレスとデータ論理アドレスのビット＜２
Ｏ−３１）を結合したものを、命令キャッシュの無効化
アドレスとする。無効化アドレスは、セレクタ１９０３
により選択され、命令ディレクトリ部１２００を検索し
、対応するエントリＶビットをｒＱＪとすることにより
無効化する。

データキャッシュに関しても、データ論理アドレスのビ
ット（１８−１９）で指定されたクラス以外のクラスに
該当データが存在する可能性があるため、これを検出す
る必要がある。すなわち。

データ識別ディレクトリ１８００で一致が検出された場
合も、同様に、エンコーダ１８０７により、比較器１８
０６の結果から該当データが存在するデータキャッシュ
のクラスアドレス１８０８が生成される。このクラスア
ドレスとデータ論理アドレスのビット＜２０−３１＞を
結合したものを。

データキャッシュの無効化アドレスとする。ｐ＃、効化
アドレスは、セレクト１９０４により選択されてデータ
ディレクトリ部１５００を検索し、対応するエントリの
Ｖビットを「Ｏ」とすることにより無効化する。

以上の２つの無効化処理により、命令キャッシュ、デー
タキャッシュを含めて、データの２重登録を回避できる
。

主記憶装置２００に要求していたデータが転送されてく
ると、これをデータ論理アドレスのビット＜１８−３１
＞に従って、データキャッシュメモリに登録する。同時
に、要求データを命令実行ユニットに転送する。

（３）データストアのヒツト時 データストア時には、データ論理アドレスが１００５に
、ストアデータが１６０２にセットされる。データ論理
アドレスのビット（０−１９）は、データアドレス変換
装置１４００により物理アドレスのビット＜０−１９＞
に変換される。これと並行して、データディレクトリ部
１５００が、データ論理アドレスのビット＜１８−３１
＞をインデクスアドレスとして読み出す。この時、デー
タ論理アドレスのビット（１８−１９）でクラスが選択
され、ビット＜２０−３１＞によってクラス内のエント
リが選択される。データディレクトリ部から読み出され
た情報は、データアドレス変換装置１４００の出力であ
る物理アドレスと比較器１５０６により比較される。比
較した結果一致すれば、ストアデータ１６０２がデータ
記憶部１６００の対応するエントリに書き込まれる。こ
の時には、命令キャッシュの変更またはデータキャッシ
ュの他のクラスの変更は不要である。なぜなら、命令キ
ャッシュ、データキャッシュにおいて２重登録されない
ことが保証されており、かつ論理アドレスに対応するク
ラスがヒツトしたと言うことは、命令キャッシュまたは
データキャッシュの他のクラスには該当データが存在し
ないことの証明となるからである。

（４）データストアのミスヒツト時 データキャッシュの一致検証の動作は前述の場合と同様
である。一致検証の結果ミスヒツトであれば、プロセッ
サの実行を中断し、キャッシュ識別装置１３０の検索を
行なう。すなわち、データ論理アドレスのビット（２０
−３１＞がセレクタ１９０２により選択され、命令識別
ディレクトリ１７００とデータ識別ディレクトリ１８０
０とが同時に読み出される。読み出された情報は、比較
器１７０６または１８０６により、データアドレス変換
装置１４００から出力される物理アドレス情報１４０２
と比較される。命令識別ディレクトリ１７００で一致が
検出された場合、比較器１７０６の結果からエンコーダ
１７０６により該当データが存在する命令キャッシュの
クラスアドレス１７０８が生成される。このクラスアド
レスとデータ論理アドレスのビット（２０−３１＞を結
合したものを、命令キャッシュの変更アドレスとする。

変更アドレスは、セレクタ１９０３により選択されて、
命令記憶部１３００をアクセスし、対応するエントリに
ストアデータ１６０２を書き込む。

同様に、データ識別ディレクトリ１８００で一致が検出
された場合、比較器１８０６の結果からエンコーダ１８
０７により該当データが存在するデータキャッシュのク
ラスアドレス１８０８が生成される。当該クラスアドレ
スとデータ論理アドレスのビット＜２０−３１＞を結合
したものを、データキャッシュの変更アドレスとする。

変更アドレスは、セレクタ１９０４により選択されてデ
ータ記憶部１６００をアクセスし、対応するエントリに
ストアデータ１６０２を書き込む。

以上の２つの変更を終了した後、プロセッサの実行を再
開する。

次に、第５図〜第７図を参照して、本発明の第２実施例
を詳細に説明する。なお、本発明を適用するデータ処理
装置自体は、例えば第１図に示したものである。その詳
細は既に説明しであるので、省略する。

第５図は、第２実施例の命令キャッシュ、データキャッ
シュ、キャッシュデータ識別装置の構成を示す図である
。第１実施例と異なる部分は、データディレクトリ１５
００の各エントリに、対応するデータが命令キャッシュ
にも存在するかどうかを示す共有ビット１５０７を追加
した点である。

次に、第５図、第６図、第７図を参照して、命令実行ユ
ニットがデータキャッシュメモリをアクセスする処理を
説明する。第６図はデータフェッチ時の処理フローを示
し、第７図はデータストア時の処理フローを示している
。命令フェッチユニットによる命令キャッシュメモリの
アクセス処理は、データフェッチの処理と同等になるた
め、説明を省略する。

（１）データフェッチのヒツト時 命令実行ユニットからデータフェッチ要求があるとデー
タ論理アドレスが１００５にセットされる。データ論理
アドレスのビット＜０−１９）は、データアドレス変換
装置１４００により物理アドレスのビット＜０−１９＞
に変換される。これと並行して、データディレクトリ部
１５００およびデータ記憶部１６００から、データ論理
アドレスのビット＜１８＝３１＞がインデクスアドレス
として読み出される。この時、データ論理アドレスのビ
ット＜１８−１９＞でクラスが選択され、ビット＜２０
−３１＞でクラス内のエントリが選択される。データデ
ィレクトリ１５００部から読み出された情報は、比較器
１５０６により、データアドレス変換装置１４００の出
力である物理アドレスと比較される。比較した結果が一
致すれば、ゲート１６０１が制御され、データ記憶部か
ら読み出されたデータが命令実行ユニットに転送される
。

（２）データフェッチのミスヒツト時 データキャッシュの一致検証の動作は前述の場合と同様
である。一致検証の結果ミスヒツトであれば、物理アド
レスが主記憶装置２００に転送され、要求データを含む
一定サイズのデータ（これをブロックと呼ぶ）の転送を
要求する。主記憶装置２００からデータが転送されて来
るまでに以下の処理を行なう。データ論理アドレスのビ
ットく２０−３１＞がセレクタ１９０２により選択され
、命令識別ディレクトリ１７００とデータ識別ディレク
トリ１８００が同時に読み出される。読み出された情報
は、比較器１７０６または１８０６により、データアド
レス変換装置１４００により出力される物理アドレス情
報１４０２と比較される。

命令識別ディレクトリ１７００で一致が検出された場合
、新規に登録するデータキャッシュのエントリの共有ビ
ットを「１」として登録する。また、命令識別ディレク
トリで一致が検出されなかった場合は、新規に登録する
データキャッシュのエントリの共有ビットを「０」とし
て登録する。

データ識別ディレクトリ１８００で一致が検出された場
合、エンコーダ１８０７により、比較器１８０６の結果
から該当データが存在するデータキャッシュのクラスア
ドレス１８０８が生成される。このクラスアドレスとデ
ータ論理アドレスのビット＜２０−３１＞を結合したも
のを、データキャッシュの無効化アドレスとする。無効
化アドレスは、セレクタ１９０４により選択されてデー
タディレクトリ部１５００を検索し、対応するエントリ
のｖビットをｒＱＪとすることにより無効化する。

主記憶装置２００に要求していたデータが転送されてく
ると、これをデータ論理アドレスのビット＜１８−３１
＞に従って、データキャッシュメモリに登録する。同時
に、要求データを命令実行ユニットに転送する。

（３）データストアのヒツト時 データストア時には、データ論理アドレスが１００５に
、ストアデータが１６０２にセットされる。

データ論理アドレスのビット＜０−１９＞は。

データアドレス変換装置１４００により物理アドレスの
ビット＜０−１９＞に変換される。これと並行して、デ
ータディレクトリ部１５００が、データ論理アドレスの
ビット（１８−３１＞をインデクスアドレスとして読み
出す、この時、データ論理アドレスのビット（１８−１
９＞でクラスが選択され、ビット＜２０−３１＞によっ
てクラス内のエントリが選択される。データディレクト
リ部から読み出された情報は、データアドレス変換装置
１４００の出力である物理アドレスと比較器１５０６に
より比較される。比較した結果が一致し、かつ対応する
共有ビットが「０」であれば、ストアデータ１６０２が
データ記憶部１６００の対応するエントリに書き込まれ
るだけで処理は終了する。この時には、命令キャッシュ
の変更またはデータキャッシュの他のクラスの変更は不
要である。これは、共有ビットにより命令キャッシュに
は該当データが存在しないことが保証されるからである
。

また、比較結果が一致し、かつ、対応する共有ビットが
ｒｌＪであれば、ストアデータ１６０２がデータ記憶部
１６００の対応するエントリに書き込まれるとともに、
プロセッサの実行を中断し、キャッシュ識別装置１３０
を検索する。すなわち、データ論理アドレスのビット＜
２０−３１＞がセレクタ１９０２により選択され、命令
識別ディレクトリ１７００とデータ識別ディレクトリ１
８００とが同時に読み出される。読み出された情報は、
比較器１７０６または１８０６により、データアドレス
変換装置１４００から出力される物理アドレス情報１４
０２と比較される。命令識別ディレクトリ１７００で一
致が検出された場合、比較器１７０６の結果からエンコ
ーダ１７０６により該当データが存在する命令キャッシ
ュのクラスアドレス１７０８が生成される。該クラスア
ドレスとデータ論理アドレスのビット＜２０−３１＞を
結合したものを、命令キャッシュの変更アドレスとする
。変更アドレスは、セレクタ１９０３により選択されて
命令記憶部１３００をアクセスし、対応するエントリに
ストアデータ１６０２を書き込む。

以上の変更を終了した後、プロセッサの実行を再開する
。

（４）データストアのミスヒント時 データキャッシュの一致検証の動作は前述の場合と同様
である。一致検証の結果ミスヒツトであれば、プロセッ
サの実行を中断し、キャッシュ識別装置１！１３０の検
索を行なう。すなわち、データ論理アドレスのビット（
２０−３１＞がセレクタ１９０２により選択され、命令
識別ディレクトリ１７００とデータ識別ディレクトリ１
８００とが同時に読み出される。読み出された情報は、
比較器１７０６または１８０６により、データアドレス
変換装置より出力される物理アドレス情報１４ｏ２と比
較される。命令識別ディレクトリ１７００で一致が検出
された場合、比較器１７０６の結果からエンコーダ１７
０６により該当データが存在する命令キャッシュのクラ
スアドレス１７０８が生成される。このクラスアドレス
とデータ論理アドレスのビット＜２０−３１＞を結合し
たものを、命令キャッシュの変更アドレスとする。変更
アドレスは、セレクタ１９０３により選択されて、命令
記憶部１３００をアクセスし、対応するエントリにスト
アデータ１６０２を書き込む。

同様にデータ識別ディレクトリ１８００で一致が検出さ
れた場合、比較器１８０６の結果からエンコーダ１８０
７により該当データが存在するデータキャッシュのクラ
スアドレス１８０８が生成される。当該クラスアドレス
とデータ論理アドレスのビット＜２０−３１＞を結合し
たものを、データキャッシュの変更アドレスとする。変
更アドレスは、セレクタ１９０４により選択されてデー
タ記憶部１６００をアクセスし、対応するエントリにス
トアデータ１６０２を書き込む。

以上の２つの変更を終了した後、プロセッサの実行を再
開する。

〔発明の効果〕

本発明によれば、データキャッシュメモリあるいは命令
キャッシュメモリがミスヒツトした場合のみ、または、
ヒツトしても共有されているデータについてのみ、命令
キャッシュとデータキャッシュの一致保証制御をすれば
よい。キャッシュメモリのヒツト率は８割から９割と高
く、かつ、命令キャッシュとデータキャッシュで共有さ
れるブタが非常に少ないため、プログラム実行を中断し
ての一致保証制御はほとんど発生しない。

したがって、従来方式の命令変更バッファを設けること
なく、少量のハードウェアで命令・データキャッシュの
一致制御を実現でき、しかもパイプライン動作への障害
を極力抑えることが可能となる。

【図面の簡単な説明】

第１図は本発明を適用するデータ処理装置の一例の全体
構造を示すブロック図、第２図は本発明第１実施例の命
令キャッシュ、データキャッシュ。 キャッシュデータ識別装置の構成を示す図。第３図は第
２図実施例のデータフェッチ時の処理フローを示す図、
第４図はデータストア時の処理フローを示す図、第５図
は本発明第２実施例の命令キャッシュ、データキャッシ
ュ、キャッシュデータ識別装置の構成を示す図、第６図
はデータフェッチ時の処理フローを示す図、第７図はデ
ータストア時の処理フローを示す図である。 １００・・・プロセッサ、１１０・・・命令フェッチユ
ニット、１２０・・・命令キャッシュ、１２１・・・命
令アドレス変換装置、１２２・・・命令キャッシュメモ
リ、１３０・・・キャッシュデータ識別装置。 １４０・・・命令実行ユニット、１５０・・・データキ
ャッシュ、１５１・・・データアドレス変簡装置。 １５２・・・データキャッシュメモリ、２００・・・主
記憶装置、３００・・・固定ディスク、４００・・・人
出カプロセッサ、５００・・・共通バス、１０００・・
・命令論理アドレス、１００５・・・データ論理アドレ
ス、１１００・・・命令アドレス変換装置、１２００・
・・命令ディレクトリ部、１３００・・・命令記憶部、
１４００・・・データアドレス変換装置、１５００・・
・データディレクトリ部。 １５０７・・・共有ビット、１６００・・・データ記憶
部、１７００・・・命令識別ディレクトリ、１８００・
・・データ識別ディレクトリ。

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置のデータの一部を格納する複数のキャッ
   シュメモリと、当該複数のキャッシュメモリに存在する
   すべてのデータを識別するキャッシュデータ識別手段と
   を備えたキャッシュメモリシステムにおいて、 前記キャッシュメモリに要求するデータが存在しない場
   合のみ前記キャッシュデータ識別手段により他のキャッ
   シュメモリに該当データが格納されているか否かを検出
   する手段と、 該当データが存在すれば当該データを無効化し複数のキ
   ャッシュメモリへの同一データの登録を禁止する排他的
   制御手段と を備えたことを特徴とするキャッシュメモリシステム。 ２、請求項１に記載のキャッシュメモリシステムにおい
   て、 前記キャッシュメモリに更新したいデータが存在しない
   場合のみ前記キャッシュデータ識別手段により他のキャ
   ッシュメモリに該当データが格納されているか否かを検
   出する手段と、該当データが存在すれば当該データを更
   新する手段と を備えたことを特徴とするキャッシュメモリシステム。 ３、主記憶装置の命令の一部を格納する命令キャッシュ
   メモリと、主記憶装置のデータの一部を格納するデータ
   キャッシュメモリと、前記命令キャッシュメモリおよび
   データキャッシュメモリに存在するすべての情報を識別
   するキャッシュデータ識別手段とを備えたキャッシュメ
   モリシステムにおいて、 前記命令キャッシュメモリまたはデータキャッシュメモ
   リに要求するデータが存在しない場合のみ前記キャッシ
   ュデータ識別手段により他のキャッシュメモリに該当デ
   ータが格納されているか否かを検出する手段と、 該当データが存在すれば当該データを無効化し前記命令
   キャッシュメモリとデータキャッシュメモリとの間で同
   一データの登録を禁止する排他的制御手段と を備えたことを特徴とするキャッシュメモリシステム。 ４、請求項３に記載のキャッシュメモリシステムにおい
   て、 前記データキャッシュメモリに更新したいデータが存在
   しない場合のみ前記キャッシュデータ識別手段により命
   令キャッシュメモリに該当データが格納されているか否
   かを検出する手段と、 該当データが存在すれば当該データを更新する手段と を備えたことを特徴とするキャッシュメモリシステム。 ５、主記憶装置の命令の一部を格納する命令キャッシュ
   メモリと、主記憶装置のデータの一部を格納するデータ
   キャッシュメモリと、前記命令キャッシュメモリおよび
   データキャッシュメモリに存在するすべての情報を識別
   するキャッシュデータ識別手段とを備えたキャッシュメ
   モリシステムにおいて、 前記データキャッシュメモリに、格納する基本データ単
   位ごとに当該データが前記命令キャッシュメモリに存在
   するか否かを示す共有データ識別情報を格納する領域を
   設け、 前記命令キャッシュメモリまたはデータキャッシュメモ
   リに要求するデータが存在しない場合のみ前記キャッシ
   ュデータ識別手段により他のキャッシュメモリに該当デ
   ータが格納されているか否かを検出する手段と、 該当データが存在すれば前記共有データ識別情報を更新
   する手段と を備えたことを特徴とするキャッシュメモリシステム。 ６、請求項５に記載のキャッシュメモリシステムにおい
   て、 前記データキャッシュメモリに更新したいデータが存在
   しない場合または前記共有データ識別情報により同一デ
   ータが命令キャッシュメモリにも存在することが検出さ
   れた場合のみ前記キャッシュデータ識別手段により命令
   キャッシュメモリに該当データが格納されているか否か
   を検出する手段と、 該当データが存在すれば当該データを更新する手段と を備えたことを特徴とするキャッシュメモリシステム。 ７、請求項１〜６項のいずれか一項に記載されたキャッ
   シュメモリシステムを備えたコンピュータ。