JPH02122364A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH02122364A JPH02122364A JP27444688A JP27444688A JPH02122364A JP H02122364 A JPH02122364 A JP H02122364A JP 27444688 A JP27444688 A JP 27444688A JP 27444688 A JP27444688 A JP 27444688A JP H02122364 A JPH02122364 A JP H02122364A
- Authority
- JP
- Japan
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- processor
- coprocessor
- instructions
- main processor
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、マルチプロセッサシステム、特に高速処理
が可能であるマルチプロセッサシステムに関するもので
ある。
が可能であるマルチプロセッサシステムに関するもので
ある。
［従来の技術］
第２図は従来のマルチプロセッサシステムのブロック図
である０図において、（１）は主プロセッサ、（２）は
コプロセッサであって、主プロセッサ（１）と制御線を
介して相互に接続され アドレスバスおよびデータバス
を介して主プロセッサ（１）と相互に接続されている。
である０図において、（１）は主プロセッサ、（２）は
コプロセッサであって、主プロセッサ（１）と制御線を
介して相互に接続され アドレスバスおよびデータバス
を介して主プロセッサ（１）と相互に接続されている。
（３）は主記憶装置であって、主プロセッサ（１）およ
びコプロセッサ（２）とアドレスバスおよびデータバス
を介して相互に接続されている。
びコプロセッサ（２）とアドレスバスおよびデータバス
を介して相互に接続されている。
次に、従来のマルチプロセッサシステムの動作を説明す
る。
る。
コプロセッサく２）は主プロセッサ（１）と密接に結合
した形で動作する１両方のプロセッサは同じ命令やデー
タを監視して１例えば共用しているバス上にコプロセッ
サ（２）に関する命令が現れると、コプロセッサ（２）
がその命令を読み取る。また、主プロセッサ（１）は必
要に応じて命令の最初のオペランドのメモリアドレスを
計算してアドレスバスに乗せる。コプロセッサ（２）は
このメモリアドレスをラッチして命令のオペランドを読
み出して処理する。コプロセッサ（２）はオペランドの
ロードまたはストアに必要な場合だけバスの制御を行う
。コプロセッサ（２）が命令の処理中、コプロセッサ（
２）はＨＡＬＴ信号で主プロセッサ（１）を停止させる
ことや、主プロセッサ（１）に別の処理をさせることも
可能である。
した形で動作する１両方のプロセッサは同じ命令やデー
タを監視して１例えば共用しているバス上にコプロセッ
サ（２）に関する命令が現れると、コプロセッサ（２）
がその命令を読み取る。また、主プロセッサ（１）は必
要に応じて命令の最初のオペランドのメモリアドレスを
計算してアドレスバスに乗せる。コプロセッサ（２）は
このメモリアドレスをラッチして命令のオペランドを読
み出して処理する。コプロセッサ（２）はオペランドの
ロードまたはストアに必要な場合だけバスの制御を行う
。コプロセッサ（２）が命令の処理中、コプロセッサ（
２）はＨＡＬＴ信号で主プロセッサ（１）を停止させる
ことや、主プロセッサ（１）に別の処理をさせることも
可能である。
［発明が解決しようとする課題］
上記のような従来のマルチプロセッサシステムでは、命
令データは固定されており、加算、減算、ビットシフト
などの比較的簡単な命令しか用意されていないので、複
雑な命令を実現するためには指数関数的にハードウェア
が増大し、さらに−動作のための時間（クロックサイク
ル）が長くなるなどの問題点があった。
令データは固定されており、加算、減算、ビットシフト
などの比較的簡単な命令しか用意されていないので、複
雑な命令を実現するためには指数関数的にハードウェア
が増大し、さらに−動作のための時間（クロックサイク
ル）が長くなるなどの問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、複雑な命令を処理する場合、各種ソフトウェアに
応じて適宜簡単な命令を組み合わせることによって高速
処理ができるマルチプロセッサシステムを得ることを目
的とする。
ので、複雑な命令を処理する場合、各種ソフトウェアに
応じて適宜簡単な命令を組み合わせることによって高速
処理ができるマルチプロセッサシステムを得ることを目
的とする。
し課題を解決するための手段］
この発明に係るマルチプロセッサシステムは主プロセッ
サと、この主プロセッサの補助的役割をし、各種命令を
処理する際、所定の基本命令を組み合わせて可変演算処
理する可変演算手段を有するコプロセッサと、前記主プ
ロセッサおよび前記コプロセッサに共用される主記憶装
置とを備えたものである。
サと、この主プロセッサの補助的役割をし、各種命令を
処理する際、所定の基本命令を組み合わせて可変演算処
理する可変演算手段を有するコプロセッサと、前記主プ
ロセッサおよび前記コプロセッサに共用される主記憶装
置とを備えたものである。
［作用］
この発明においては、各種命令を処理する場合、必要に
応じて可変演算手段によって各種命令を可変演算処理す
る。
応じて可変演算手段によって各種命令を可変演算処理す
る。
［実施例］
第１図はこの発明の一実施例によるマルチプロセッサシ
ステムを示すブロック図である。図において、（１）、
（３）は従来のものと同様である。
ステムを示すブロック図である。図において、（１）、
（３）は従来のものと同様である。
（２Ａ）はコプロセッサであって１例えばプログラマブ
ルロジックデバイス（ＰＬＤ）による演算回路（４）を
有しており、主プロセッサ（１）および主記憶装置く３
）との接続関係は従来のものと同様である。なお、コプ
ロセッサ（２Ａ）は、−船釣に科学技術計算や制御計算
のための三角関数などの高等計算が出来易いような命令
を有している。
ルロジックデバイス（ＰＬＤ）による演算回路（４）を
有しており、主プロセッサ（１）および主記憶装置く３
）との接続関係は従来のものと同様である。なお、コプ
ロセッサ（２Ａ）は、−船釣に科学技術計算や制御計算
のための三角関数などの高等計算が出来易いような命令
を有している。
次に、この実施例の動作を説明する。
主プロセッサ（１）はアドレスバスを通して上記憶装！
（３）のアドレスを指定すると、指定されたアドレスに
記憶されている命令データはデータバスを介して主プロ
セッサ（１〉およびコプロセッサ（２Ａ）に同時に取り
込まれる。コプロセッサ（２Ａ）は取り込んだ命令デー
タは解析し、コプロセッサ（２Ａ）のための命令であれ
ば、制御信号線を介して制御信号（ＨＡＬＴ信号）を主
プロセッサ（１）に送り、主プロセッサ（１）の動作を
停止させ、コプロセッサ（２Ａ）が動作を代行する。そ
して、コプロセッサ（２Ａ）のＰＬＤによる演算回路（
４）で所定の演算を行い、演算結果をレジスタに書き込
むと共に主記憶装置（３）にバスを介して転送しコプロ
セッサ（２Ａ）は制御線を介して主プロセッサ（１）に
再起動をかける。
（３）のアドレスを指定すると、指定されたアドレスに
記憶されている命令データはデータバスを介して主プロ
セッサ（１〉およびコプロセッサ（２Ａ）に同時に取り
込まれる。コプロセッサ（２Ａ）は取り込んだ命令デー
タは解析し、コプロセッサ（２Ａ）のための命令であれ
ば、制御信号線を介して制御信号（ＨＡＬＴ信号）を主
プロセッサ（１）に送り、主プロセッサ（１）の動作を
停止させ、コプロセッサ（２Ａ）が動作を代行する。そ
して、コプロセッサ（２Ａ）のＰＬＤによる演算回路（
４）で所定の演算を行い、演算結果をレジスタに書き込
むと共に主記憶装置（３）にバスを介して転送しコプロ
セッサ（２Ａ）は制御線を介して主プロセッサ（１）に
再起動をかける。
［発明の効果コ
この発明は以上説明しなとおり、主プロセッサと、この
主プロセッサの補助的役割をし、各種命令を処理する際
、基本命令を組み合わせて可変演算する可変演算手段を
有するコプロセッサと前記主プロセッサおよび前記コプ
ロセッサに共用される主記憶装置とを備えているので、
ＲＩＳＣマシン等においても各種ソフトウェアが高速、
高効率で処理が実現できる効果があるφ。
主プロセッサの補助的役割をし、各種命令を処理する際
、基本命令を組み合わせて可変演算する可変演算手段を
有するコプロセッサと前記主プロセッサおよび前記コプ
ロセッサに共用される主記憶装置とを備えているので、
ＲＩＳＣマシン等においても各種ソフトウェアが高速、
高効率で処理が実現できる効果があるφ。
第１図はこの発明の一実施例によるマルチプロセッサシ
ステムのブロック図、第２図は従来のマルチプロセッサ
システムのブロック図である。 図において、（１）・ ・主プロセッサ、（２Ａ）コプ
ロセッサ、（３） ・・主記憶装置、（４）・・・ＰＬ
Ｄによる演算回路である。 なお、各図中同一符号は同−又は相当部分を示す。 代理人 曽 我 道 照
ステムのブロック図、第２図は従来のマルチプロセッサ
システムのブロック図である。 図において、（１）・ ・主プロセッサ、（２Ａ）コプ
ロセッサ、（３） ・・主記憶装置、（４）・・・ＰＬ
Ｄによる演算回路である。 なお、各図中同一符号は同−又は相当部分を示す。 代理人 曽 我 道 照
Claims (1)
- 主プロセッサと、この主プロセッサの補助的役割をし、
各種命令を処理する際、所定の基本命令を組み合わせて
可変演算処理する可変演算手段を有するコプロセッサと
、前記主プロセッサおよび前記コプロセッサに共用され
る主記憶装置とを備えたことを特徴とするマルチプロセ
ッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27444688A JPH02122364A (ja) | 1988-11-01 | 1988-11-01 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27444688A JPH02122364A (ja) | 1988-11-01 | 1988-11-01 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02122364A true JPH02122364A (ja) | 1990-05-10 |
Family
ID=17541800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27444688A Pending JPH02122364A (ja) | 1988-11-01 | 1988-11-01 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02122364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245331A (ja) * | 1990-08-31 | 1992-09-01 | Internatl Business Mach Corp <Ibm> | デジタル論理装置からマイクロプロセッサにデジタル指令実行の制御を移すための装置 |
| JP5549670B2 (ja) * | 2009-06-23 | 2014-07-16 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167951A (ja) * | 1986-12-29 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
-
1988
- 1988-11-01 JP JP27444688A patent/JPH02122364A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167951A (ja) * | 1986-12-29 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245331A (ja) * | 1990-08-31 | 1992-09-01 | Internatl Business Mach Corp <Ibm> | デジタル論理装置からマイクロプロセッサにデジタル指令実行の制御を移すための装置 |
| JP5549670B2 (ja) * | 2009-06-23 | 2014-07-16 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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