JPS6016647B2 - 演算制御方式 - Google Patents
演算制御方式Info
- Publication number
- JPS6016647B2 JPS6016647B2 JP52143731A JP14373177A JPS6016647B2 JP S6016647 B2 JPS6016647 B2 JP S6016647B2 JP 52143731 A JP52143731 A JP 52143731A JP 14373177 A JP14373177 A JP 14373177A JP S6016647 B2 JPS6016647 B2 JP S6016647B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- arithmetic
- arithmetic unit
- executes
- specific
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は、通常の命令を実行する演算装置と、特定の命
令を実行する演算装置を有する情報処理装置における演
算制御方式に関する。
令を実行する演算装置を有する情報処理装置における演
算制御方式に関する。
従来は、第１図に示す如く、演算装置Ａ２０と高速演算
装置Ｂ３０を有する情報処理装置において命令を実行す
る場合、命令議出し回路１０により読出された命令は、
まず演算装置Ａ２川こ送られる。
装置Ｂ３０を有する情報処理装置において命令を実行す
る場合、命令議出し回路１０により読出された命令は、
まず演算装置Ａ２川こ送られる。
演算装置２川こおいては、命令の正当性のチェック、例
えば乗算命令のときのレジスタ指定は、偶数アドレス、
奇数アドレスの対でなければならない等のチェックが行
なわれる。次いで、謙出された命令が高速演算装置用の
特定の命令であればその命令は演算装置Ｂ３０に送られ
、そこで処理される。演算が終了すると演算装置２０の
制御の下に次の命令が読出されて次の命令実行に移る。
したがって、演算実行の順序は、演算装置２０→演算装
置３０→演算装置２０となり、演算装置が２種類用意さ
れているにもか）わらず、１命令のために２つの演算装
置が直列的に使用され、演算装置Ａ２０と演算装置Ｂ３
川ま、一方が動作しているときは他方は停止していると
いう非効率的な動作をしている。本発明の目的は、上記
の如き従来技術の問題点を除去し、演算装置全体の処理
能力の向上を計ることにある。
えば乗算命令のときのレジスタ指定は、偶数アドレス、
奇数アドレスの対でなければならない等のチェックが行
なわれる。次いで、謙出された命令が高速演算装置用の
特定の命令であればその命令は演算装置Ｂ３０に送られ
、そこで処理される。演算が終了すると演算装置２０の
制御の下に次の命令が読出されて次の命令実行に移る。
したがって、演算実行の順序は、演算装置２０→演算装
置３０→演算装置２０となり、演算装置が２種類用意さ
れているにもか）わらず、１命令のために２つの演算装
置が直列的に使用され、演算装置Ａ２０と演算装置Ｂ３
川ま、一方が動作しているときは他方は停止していると
いう非効率的な動作をしている。本発明の目的は、上記
の如き従来技術の問題点を除去し、演算装置全体の処理
能力の向上を計ることにある。
上記の目的を達成するため、本発明では命令議出し回路
により議出した命令を第１および第２の演算装置に送り
、命令が特定の命令の時は、第２の演算装置において特
定の命令を実行され、第１の演算装置においては特定の
命令に誤りがあるかどうかのチェックを実行させ、誤り
がなければ第２の演算装置における命令の実行の終了を
待ち、誤りがあれば直ちに第２の演算装置における命令
の実行を停止させることを特徴としている。
により議出した命令を第１および第２の演算装置に送り
、命令が特定の命令の時は、第２の演算装置において特
定の命令を実行され、第１の演算装置においては特定の
命令に誤りがあるかどうかのチェックを実行させ、誤り
がなければ第２の演算装置における命令の実行の終了を
待ち、誤りがあれば直ちに第２の演算装置における命令
の実行を停止させることを特徴としている。
以下、実施例により本発明の内容を詳細に説明する。第
２図は、本発明の一実施例を示し、第３図は、その動作
説明図である。
２図は、本発明の一実施例を示し、第３図は、その動作
説明図である。
第２図において、演算装置Ａ２０‘ま、通常の命令を実
行する演算装置であり、演算装置Ｂ３０は、特定の命令
、例えば浮動小数点演算のみを高速に実行する演算装置
である。また、割込み制御回路４０は、２つの演算装置
２０と３０による演算終了を検出し、次の命令に進むこ
とを指示する回路である。第３図を参照しながら、第２
図の動作を説明すると、命令読出し回路１０により謙出
された命令は演算装置２０、演算装置３０の両方に送ら
れ、演算装置３川ま命令が浮動小数点演雑命令のときは
演算オペランドを取込み、たゞちに演算を実行する。
行する演算装置であり、演算装置Ｂ３０は、特定の命令
、例えば浮動小数点演算のみを高速に実行する演算装置
である。また、割込み制御回路４０は、２つの演算装置
２０と３０による演算終了を検出し、次の命令に進むこ
とを指示する回路である。第３図を参照しながら、第２
図の動作を説明すると、命令読出し回路１０により謙出
された命令は演算装置２０、演算装置３０の両方に送ら
れ、演算装置３川ま命令が浮動小数点演雑命令のときは
演算オペランドを取込み、たゞちに演算を実行する。
演算装置２０は、演算装置３０と並行して命令の正当性
のチェックを行なう。チェックの結果、不当な命令のと
きは、第３図の１で示す演算中止を指令する。また正当
な命令のときは、演算装置３川こよる演算終了を待ち次
の命令実行に進む。第４図は本発明の応用例の動作説明
図である。
のチェックを行なう。チェックの結果、不当な命令のと
きは、第３図の１で示す演算中止を指令する。また正当
な命令のときは、演算装置３川こよる演算終了を待ち次
の命令実行に進む。第４図は本発明の応用例の動作説明
図である。
プログラムＡとプログラムＢを同時に実行している多重
プログラムに於て、プログラムＡの命令読出しの結果、
演算装置３０用命令のとき、演算菱層３０は、演算を実
行する。演算装置２０‘ま、正当性チェックの後、割込
み制御回路４０を経由して、プログラムＢの命令を議出
し、演算装置２０によりたゞちに演算を実行する。以上
の通り、本発明によれば、高速演算装置自体の演算速度
の向上が計れるだけでなく、浮動小数点演算命令のよう
な実行時間の長い特定命令の処理の間に、並行して命令
の正当性のチェックが行われるため、演算装置全体の処
理能力の向上が計れる。
プログラムに於て、プログラムＡの命令読出しの結果、
演算装置３０用命令のとき、演算菱層３０は、演算を実
行する。演算装置２０‘ま、正当性チェックの後、割込
み制御回路４０を経由して、プログラムＢの命令を議出
し、演算装置２０によりたゞちに演算を実行する。以上
の通り、本発明によれば、高速演算装置自体の演算速度
の向上が計れるだけでなく、浮動小数点演算命令のよう
な実行時間の長い特定命令の処理の間に、並行して命令
の正当性のチェックが行われるため、演算装置全体の処
理能力の向上が計れる。
第１図は従釆の演算制御方式による一構成例、第２図は
本発明による演算制御方式の一構成例、第３図は第２図
に示される演算制御方式の動作説タ明図、第４図は本発
明の応用例の動作説明図である。 １０・・・・・・命令論出し回路、２０，３０・・・・
・？演算装置〜 ４０・・・・・・割込み制御回路。 館丁図筋２図 第３図 第４図
本発明による演算制御方式の一構成例、第３図は第２図
に示される演算制御方式の動作説タ明図、第４図は本発
明の応用例の動作説明図である。 １０・・・・・・命令論出し回路、２０，３０・・・・
・？演算装置〜 ４０・・・・・・割込み制御回路。 館丁図筋２図 第３図 第４図
Claims (1)
- １ 読出された命令の正当性のチエツクを行い、しかる
後、当該命令の実行を行う情報処理装置において、命令
の正当性のチエツクと通常の命令を実行する第１の演算
装置と、特定の命令を実行する第２の演算装置とを具備
し、しかも、命令読出し回路により読出された命令を前
記第１および第２の演算装置に送り、該命令が特定の命
令の時、前記第２の演算装置で該特定の命令を直ちに実
行せしめ、それと並行して前記第１の演算装置において
、該特定の命令の正当性のチエツクを行い、誤りがある
ときのみ前記第２の演算装置での命令の実行を直ちに停
止せしめることを特徴とする演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52143731A JPS6016647B2 (ja) | 1977-11-30 | 1977-11-30 | 演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52143731A JPS6016647B2 (ja) | 1977-11-30 | 1977-11-30 | 演算制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5476035A JPS5476035A (en) | 1979-06-18 |
| JPS6016647B2 true JPS6016647B2 (ja) | 1985-04-26 |
Family
ID=15345689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52143731A Expired JPS6016647B2 (ja) | 1977-11-30 | 1977-11-30 | 演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016647B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63213050A (ja) * | 1987-03-02 | 1988-09-05 | Nippon Telegr & Teleph Corp <Ntt> | 並列処理方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100936A (ja) * | 1973-01-31 | 1974-09-24 | ||
| JPS49100938A (ja) * | 1972-10-10 | 1974-09-24 |
-
1977
- 1977-11-30 JP JP52143731A patent/JPS6016647B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49100938A (ja) * | 1972-10-10 | 1974-09-24 | ||
| JPS49100936A (ja) * | 1973-01-31 | 1974-09-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5476035A (en) | 1979-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59231652A (ja) | メモリアクセス・オ−バラツプ検出方式 | |
| JPS6016647B2 (ja) | 演算制御方式 | |
| JP2760228B2 (ja) | キャッシュメモリを内蔵したマイクロプロセッサとそのトレースアナライザ | |
| JP2510691B2 (ja) | 演算処理方法 | |
| JPH0234058B2 (ja) | ||
| JP2572821B2 (ja) | 命令再実行による演算処理方式 | |
| JPS61264432A (ja) | シ−ケンス演算制御装置 | |
| JP2866143B2 (ja) | 動的パイプライン処理装置 | |
| JP2708647B2 (ja) | コプロセサによる補助機能のサポート方法 | |
| JPH02122364A (ja) | マルチプロセッサシステム | |
| JP2692865B2 (ja) | シーケンサの微分命令の処理方式 | |
| JPS5955546A (ja) | フア−ムウエア処理装置 | |
| JPH03260843A (ja) | 実行確認装置 | |
| JPH02127731A (ja) | 演算レジスタのバイパスチェック方式 | |
| JP2558902B2 (ja) | 半導体集積回路装置 | |
| JPH01116702A (ja) | シーケンスコントローラ | |
| JPS609294B2 (ja) | 電子計算機におけるトレ−ス方式 | |
| JPS58166454A (ja) | デ−タ処理装置 | |
| JPS58213370A (ja) | マイクロプログラム制御方式プロセツサ | |
| JPS629926B2 (ja) | ||
| JPH04167146A (ja) | 情報処理装置のアドレストレース方式 | |
| JPH07117909B2 (ja) | マルチプロセッサのデバッグ方法 | |
| JPS58129556A (ja) | 中央処理装置テスト方式 | |
| JPH03161834A (ja) | 情報処理装置 | |
| JPS60142748A (ja) | 演算処理装置 |