JPS60142748A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS60142748A JPS60142748A JP58247649A JP24764983A JPS60142748A JP S60142748 A JPS60142748 A JP S60142748A JP 58247649 A JP58247649 A JP 58247649A JP 24764983 A JP24764983 A JP 24764983A JP S60142748 A JPS60142748 A JP S60142748A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- operand
- save
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は演算処理装置に係り、特に命令リトライ用のオ
ペランドデータを効率よく退避するのに好適な演算処理
装置に関する。
ペランドデータを効率よく退避するのに好適な演算処理
装置に関する。
一般にデータ処理システムは、インタミツテントな障害
に対処するため命令リトライ機能を有している。一方、
高度のパイプライン制御方式をとるデータ処理システム
では、演算処理装置（演算ユニット）においても演算結
果の書込みサイクルを後続命令の実行サイクルとオーバ
ラップして行っている。従来、このような演算処理装置
では、書き替えられる前の最新のオペランドデータ（第
１オペランドデータ）は第１オペランドレジスタに存在
するため、命令実行開始時に、第１オペランドレジスタ
から命令リトライ用のデータを退避していた。
に対処するため命令リトライ機能を有している。一方、
高度のパイプライン制御方式をとるデータ処理システム
では、演算処理装置（演算ユニット）においても演算結
果の書込みサイクルを後続命令の実行サイクルとオーバ
ラップして行っている。従来、このような演算処理装置
では、書き替えられる前の最新のオペランドデータ（第
１オペランドデータ）は第１オペランドレジスタに存在
するため、命令実行開始時に、第１オペランドレジスタ
から命令リトライ用のデータを退避していた。
しかし、このような従来技術では、オペランドレジスタ
（データレジスタ）の出力を、演算器を構成する多数の
キャリ・セーブ・アダー等の他に、命令リトライ用のデ
ータ退避レジスタにも与える必要があるため、該当デー
タレジスタの負荷が多くなり、その結果、ディレィを増
大させ、性能の劣化をもたらす要因となっていた。
（データレジスタ）の出力を、演算器を構成する多数の
キャリ・セーブ・アダー等の他に、命令リトライ用のデ
ータ退避レジスタにも与える必要があるため、該当デー
タレジスタの負荷が多くなり、その結果、ディレィを増
大させ、性能の劣化をもたらす要因となっていた。
本発明の目的は、演算処理装置において、データレジス
タの負荷数を軽減せしめるオペランドデータ退避手段を
提供することにある。
タの負荷数を軽減せしめるオペランドデータ退避手段を
提供することにある。
本発明は、汎用レジスタ等の演算データが格納されてい
る手段とデータを退避する手段とを直接接続するととも
に、命令実行の結果書き変えられるオペランドのアドレ
スを記憶しておく手段を設け、命令が演算結果を格納す
るまでの間に、汎用レジスタ等から退避データを読み出
して退避手段に転送するものである。
る手段とデータを退避する手段とを直接接続するととも
に、命令実行の結果書き変えられるオペランドのアドレ
スを記憶しておく手段を設け、命令が演算結果を格納す
るまでの間に、汎用レジスタ等から退避データを読み出
して退避手段に転送するものである。
第１図は本発明の一実施例のブロック図を示す。
図中、■はデータを格納しておく汎用レジスタ群である
。２と３は第２オペランドデータ、第１オペランドデー
タを汎用レジスタ群１がら読み出すアドレスレジスタ、
４と５は該読み出されたデータをレジスタ６．７まで転
送するデータバスである。レジスタ６．７は各々第２オ
ペランド、第１３− オペランドをラッチするデータレジスタである。
。２と３は第２オペランドデータ、第１オペランドデー
タを汎用レジスタ群１がら読み出すアドレスレジスタ、
４と５は該読み出されたデータをレジスタ６．７まで転
送するデータバスである。レジスタ６．７は各々第２オ
ペランド、第１３− オペランドをラッチするデータレジスタである。
９はレジスタ６と７にセットされたデータを入力して演
算を実行する演算器である。１２は演算器９の演算結果
をラッチするデータレジスタ、１３はレジスタ１２のデ
ータを汎用レジスタＩに書き込むためのデータバスであ
る。１１は演算器９での演算結果を送出するデータバス
であり、レジスタ１２に演算結果をセラ１〜すると同時
に、後続命令にも使用可能とするため、データレジスタ
６゜７に接続されている。１０はエラーデータを汎用レ
ジスタ１に書き込んでしまった場合でも、データを再び
回復することにより、命令の再実行を可能ならしめるた
めのデータ退避レジスタである。
算を実行する演算器である。１２は演算器９の演算結果
をラッチするデータレジスタ、１３はレジスタ１２のデ
ータを汎用レジスタＩに書き込むためのデータバスであ
る。１１は演算器９での演算結果を送出するデータバス
であり、レジスタ１２に演算結果をセラ１〜すると同時
に、後続命令にも使用可能とするため、データレジスタ
６゜７に接続されている。１０はエラーデータを汎用レ
ジスタ１に書き込んでしまった場合でも、データを再び
回復することにより、命令の再実行を可能ならしめるた
めのデータ退避レジスタである。
１７はアドレレジスタ３のディレィラッチであり、１８
はラッチ１７により汎用レジスタ１から読み出した第１
オペランドデータをデータ退避レジスタ１０へ転送する
データバスである。データバス１８は、データの書込み
先が常に第１オペランドであるため、ディレィラッチ１
７で読み出された第１オペランドデータを退避レジスタ
１０へ送る。
はラッチ１７により汎用レジスタ１から読み出した第１
オペランドデータをデータ退避レジスタ１０へ転送する
データバスである。データバス１８は、データの書込み
先が常に第１オペランドであるため、ディレィラッチ１
７で読み出された第１オペランドデータを退避レジスタ
１０へ送る。
４−
２０はエラー発生後、レジスタ１０のデータを汎用レジ
スタ１へ回復するデータバスである。
スタ１へ回復するデータバスである。
１４は演算開始のセットアツプを制御するフリップフロ
ップで、データレジスタ６．７にオペランドをセットす
るタイミングを制御する。１５は演算開始後にディレィ
ラッチエアのセットタイミングを制御するフリップフロ
ップである。１６は演算開始後、データ退避レジスタ１
０のセラ１〜タイミングを制御するフリップフロップで
ある。第２図に命令ａに対するフリップフロップ１４゜
１５．１６の動作遷移を示す。
ップで、データレジスタ６．７にオペランドをセットす
るタイミングを制御する。１５は演算開始後にディレィ
ラッチエアのセットタイミングを制御するフリップフロ
ップである。１６は演算開始後、データ退避レジスタ１
０のセラ１〜タイミングを制御するフリップフロップで
ある。第２図に命令ａに対するフリップフロップ１４゜
１５．１６の動作遷移を示す。
以下、第１図の動作を説明する。演算開始に先立ってア
ドレスレジスタ２．３に命令ａの第２オペランドアドレ
ス、第１オペランドアドレスが格納される。命令ａの実
行は、先行する命令の演算結果がデータレジスタ１２に
セットされると同時に開始される。すなわち、フリップ
フロップ１４のセットタイミングにより、アドレスレジ
スタ２゜３に対応する汎用レジスタ１から読み出された
第２オペランドデータ、第１オペランドデータがデータ
バス４，５を介してデータレジスタ６．７にセットされ
る。この時、命令ａに必要なデータが、先行する命令に
より書き替えられる場合は、汎用レジスタ１から読み出
したデータは無効であるため、データバス１１が選択さ
れ、先行する命令の演算結果がデータレジスタ６あるい
は７にセットされる。このようにして、データレジスタ
６．７には常に最新のデータがセットされる。データレ
ジスタ６．７にセットされたデータに対し、演算器９は
所定の演算を実行し、結果がデータレジスタ１２にセッ
トされる。その後、データレジスタ】２の演算結果はデ
ータバス１３を介して汎用レジスタ１に書き込まれる。
ドレスレジスタ２．３に命令ａの第２オペランドアドレ
ス、第１オペランドアドレスが格納される。命令ａの実
行は、先行する命令の演算結果がデータレジスタ１２に
セットされると同時に開始される。すなわち、フリップ
フロップ１４のセットタイミングにより、アドレスレジ
スタ２゜３に対応する汎用レジスタ１から読み出された
第２オペランドデータ、第１オペランドデータがデータ
バス４，５を介してデータレジスタ６．７にセットされ
る。この時、命令ａに必要なデータが、先行する命令に
より書き替えられる場合は、汎用レジスタ１から読み出
したデータは無効であるため、データバス１１が選択さ
れ、先行する命令の演算結果がデータレジスタ６あるい
は７にセットされる。このようにして、データレジスタ
６．７には常に最新のデータがセットされる。データレ
ジスタ６．７にセットされたデータに対し、演算器９は
所定の演算を実行し、結果がデータレジスタ１２にセッ
トされる。その後、データレジスタ】２の演算結果はデ
ータバス１３を介して汎用レジスタ１に書き込まれる。
一方、上記演算開始後、ｌサイクルしたあとにフリップ
フロップ１５によりアドレスレジスタ３の第１オペラン
ドアドレスがディレィラッチ１７にセットされる。この
ディレィラッチ１７により、汎用レジスタ１から再度第
１オペランドデータが読み出される。この読み出された
第１オペランドデータは、フリップフロップ１６により
演算開始から２サイクル後に、データバス１８を介して
データ退避レジスタ１０に格納される。なお、データレ
ジスタ１２にセットされた演算結果の汎用レジスタ】へ
の書込みは、該データ退避レジスタ１０にデータを退避
後おこなうようにする。
フロップ１５によりアドレスレジスタ３の第１オペラン
ドアドレスがディレィラッチ１７にセットされる。この
ディレィラッチ１７により、汎用レジスタ１から再度第
１オペランドデータが読み出される。この読み出された
第１オペランドデータは、フリップフロップ１６により
演算開始から２サイクル後に、データバス１８を介して
データ退避レジスタ１０に格納される。なお、データレ
ジスタ１２にセットされた演算結果の汎用レジスタ】へ
の書込みは、該データ退避レジスタ１０にデータを退避
後おこなうようにする。
本実施例によれば、従来、データレジスタフの負荷とな
っていたデータ退避レジスタを汎用レジスタ１へ接続替
えすることにより、データレジスタ７の負荷数を軽減す
ることができる。また、演算器９の入力データレジスタ
６，７と退避レジスタ１０を切り離すことにより、演算
器の実装モジュールの配線を減少させることもできる。
っていたデータ退避レジスタを汎用レジスタ１へ接続替
えすることにより、データレジスタ７の負荷数を軽減す
ることができる。また、演算器９の入力データレジスタ
６，７と退避レジスタ１０を切り離すことにより、演算
器の実装モジュールの配線を減少させることもできる。
木距明によれば、演算器のワークレジスタの負荷数が軽
減するため、負荷によるディレィを最小にし、減算性能
を向上させることが可能になる。
減するため、負荷によるディレィを最小にし、減算性能
を向上させることが可能になる。
さらに、演算器の実装モジュールの配線も減少する効果
が得られる。
が得られる。
第１図は本発明の一実施例を示すブロック図、７−
第２図は第１図における制御フリップフロップのタイミ
ング図である。 ■・・・汎用レジスタ、２，３・・・アドレスレジスタ
、６，７・・・データレジスタ、９・・・演算器、１０
・・・データ退避レジスタ、１２・・・データレジスタ
、１４，１５．１６・・・制御フリップフロップ、１７
・・・ディレィラッチ。 ８−
ング図である。 ■・・・汎用レジスタ、２，３・・・アドレスレジスタ
、６，７・・・データレジスタ、９・・・演算器、１０
・・・データ退避レジスタ、１２・・・データレジスタ
、１４，１５．１６・・・制御フリップフロップ、１７
・・・ディレィラッチ。 ８−
Claims (1)
- （１）演算データを格納する手段と、命令実行の結果、
書き変えられるデータを退避格納する手段と、演算を実
行する手段を有する演算処理装置において、命令実行の
結果書き変えるオペランドのアドレスを記憶しておく手
段と、前記演算データを格納する手段と退避データを格
納する手段を接続する接続手段を設け、演算開始後、前
記記憶しておいたオペランドアドレスで前記演算データ
を格納る手段からデータを読み出して前記接続手段を介
して退避データを格納する手段に転送することを特徴と
する演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247649A JPS60142748A (ja) | 1983-12-30 | 1983-12-30 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247649A JPS60142748A (ja) | 1983-12-30 | 1983-12-30 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142748A true JPS60142748A (ja) | 1985-07-27 |
Family
ID=17166626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247649A Pending JPS60142748A (ja) | 1983-12-30 | 1983-12-30 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142748A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57161948A (en) * | 1981-03-31 | 1982-10-05 | Fujitsu Ltd | Operation control system for central processing device of computer |
-
1983
- 1983-12-30 JP JP58247649A patent/JPS60142748A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57161948A (en) * | 1981-03-31 | 1982-10-05 | Fujitsu Ltd | Operation control system for central processing device of computer |
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