JPS63214856A - デ−タ処理装置のデ−タ保護制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 誤りがある読み出しデータにより破壊されるレジスタの
内容をリカバリして命令実行のりトライを可能とするた
め、以前のレジスタの内容とレジスタ番号とを保持する
記憶手段を設け、メモリからのデータの読み出し時にエ
ラーがあった場合には、その記憶手段からレジスタの内
容を復旧することにより、命令の実行制御において、読
み出しデータのチェック結果を待たずに９次の命令実行
フェーズを開始できるようにし、データ処理装置におい
て、＊も処理性能に影響する記憶装置からの読み出し時
間の短縮を可能とする。

〔産業上の利用分野〕

本発明は、処理装置が記憶装置から読み出すデ−夕に誤
りがあった場合に、再度同一処理を行い。

同一番地からの読み出しをリトライする装置であって、
読み出しに関連した処理能力を向上させるデータ処理装
置のデータ保護制御方式に関するものである。

〔従来の技術〕

第３図は従来方式による命令実行制御のタイムチャート
例を示す。

データ処理装置による命令の実行は９例えば第３図に示
すように、命令をメモリから読み出す命令フェッチ・フ
ェーズ■と、オペランドのデータをメモリから読み出す
オペランド・フェッチ・フェーズＰと、読み出したデー
タに演算を施す演算フェーズＡとによって行われる。

メモリからの命令またはデータの読み出しにあたっては
、いわゆるパリティチェックやＥＣＣ（誤り検出・訂正
）方式によるチェック等によって、読み出しデータが正
しいかどうかのチェックがなされる。

従来、メモリからの読み出しデータのチェック結果が正
しければ、処理装置内に読み出しデータをセントし、誤
りが検出されれば、読み出しデータをセットせずに、リ
トライ等のため以前のデータを保持するようにされてい
た。

〔発明が解決しようとする問題点〕

−ａに、命令フェッチ・フェーズｌ、オペランド・フェ
ッチ・フェーズＰは、演算フェーズＡよりも長い処理時
間を要する。従って、命令フェッチ・フェーズ■および
オペランド・フェッチ・フェーズＰの処理時間が短縮で
きれば、全体の処理サイクルを高速化できる。

しかし、従来方式では、読み出しデータのチェック結果
についての判定が終了するまでは、処理装置内に読み出
しデータを取り込むことができず。

次のフェーズに制御を移行できないため、まれにしか誤
りが発生しないにもかかわらず、常にチェック終了まで
１次の実行が待たされていた。即ち。

例えばオペランド・フェッチ・フェーズＰは、第３図に
示すように、メモリからの読み出し時間Ｔ１に加えて、
そのエラーチェック時間Ｔ２が必要とされた。

この傾向は、　　Ｅｃｃ方式を採用する場合には。

チェック時間が長くなるため、更に顕著になり。

処理能力向上のネックとなる。

本発明は上記問題点の解決を図り、チェック結果を待た
ずに次の処理へ移ることができるようにして、処理スピ
ードを向上させる手段を提供することを目的としている
。

〔問題点を解決するための手段〕

第１図は本発明の原理説明図である。

第１図において、１０は命令の実行制御を行う命令実行
制御部、１１はメモリからの命令を含むデータの読み出
し制御を行う記憶制御部、１２は読み出したデータにつ
いての演算を行う演算処理部、１３は読み出したデータ
が格納されるレジスタ、１４はデータ格納前のレジスタ
１３の内容とそのレジスタ番号とを記憶する退避レジス
タ情報記憶部、１５はエラー検出時に退避レジスタ情報
記憶部１４によりレジスタ１３の内容を復旧するレジス
タ復旧部を表す。

本発明では、退避レジスタ情報記憶部１４が設けられ、
退避レジスタ情報記憶部１４には、命令実行制御部ＩＯ
の制御によって、データが格納されるレジスタ１３の内
容と、そのレジスタ番号とが退避されるようになってい
る。

記憶制御部１１を介して、命令またはオペランドのデー
タが読み出されると、命令実行制御部１０は、そのエラ
ーチェックの結果を待たずに９次の処理フェーズを起動
する制御を行う０次の処理フェーズ実行中に、チェック
結果が誤りであることがわかると、命令実行制御部１０
は、現在の処理フェーズを停止させ、レジスタ復旧部１
５を起動する。

レジスタ復旧部１５は、退避レジスタ情報記憶部１４に
格納されたレジスタ番号が指定するレジスタ１３に、退
避レジスタ情報記憶部１４が記憶するレジスタの内容を
転送し、レジスタ１３を以前の状態に戻す処理を行うも
のである。

第１図（ロ）は、読み出しデータが正常である場合の動
作を示し、第１図（ハ）は、読み出しデータに誤りがあ
った場合の動作を示している。

本発明はこれに限られるわけではないが、命令の実行に
関する処理フェーズが、命令を読み出す命令フェッチ・
フェーズ！と、オペランドのデータをメモリから読み出
すオペランド・フェッチ・フェーズＰと、読み出したデ
ータに演算を施す演算フェーズＡとからなるとする。

本発明の場合、命令フェッチ・フェーズＩでは。

メモリから命令をフェッチし、そのチェック結果を待た
ずに２次のオペランド・フェッチ・フェーズＰに移る。

これにより、エラーのチェックと。

オペランドのフェッチとが並行して処理される。

同様に、オペランド・フェッチ・フェーズＰでは。

読み出しデータのチェック結果を待たずに１次の演算フ
ェーズＡへ移り、読み出しデータのエラーチェックと、
演算フェーズＡとを並行して処理する。

例えば、第１図（ハ）図示のように、オペランド・フェ
ッチ・フェーズＰで読み出したデータのエラーが、演算
フェーズＡの最中に検出されたとする。この場合９割込
みによって、命令実行制御部１０が起動されるので、命
令実行制御部１０は。

レジスタ復旧部１５により、レジスタ１３を以前の状態
に復旧する。その後、従来と同様なエラー処理により、
命令実行に関するリトライを行う。

レジスタ復旧により、レジスタ１３の内容が２ｍ番目の
命令実行前の状態になっているので１間歇的なエラー等
の場合には、リトライによって１回復できることになる
。なお、ＥＣＣ方式により。

エラー訂正が可能なデータについては、その訂正された
データに基づいて処理を続行することができる。

〔作用〕

本発明では、レジスタ番号とレジスタ内容とが。

予め退避レジスタ情報記憶部１４に退避されるので、メ
モリの読み出しデータを、チェック結果にかかわらず処
理装置内に取り込むことが可能になる。データに誤りが
あった場合には、以前のデータを保持していたレジスタ
の内容が破壊されるが。

退避レジスタ情報記憶部１４に保存しておいた情報によ
って復旧することができる。なお、命令フェッチ時にお
けるエラーは、命令の再読み出しにより回復できるので
、その退避／復元は不要である。

このようにチェック結果によってレジスタを復旧するこ
とができるので、エラーのチェック時間を次の処理フェ
ーズと重ねることができるようになり、全体の処理を高
速化できることとなる。

〔実施例〕

第２図は本発明の一実施例ブロック図を示す。

第２図において、１３〜１５は第１図に対応し。

２０はメモリ制御回路、２１はエラーチェック回路、２
２は命令解析部、２３は割込みアドレスを決めるベクト
ルアドレス発生器、２４はマイクロプログラムカウンタ
、２５はＦＩＦＯバッファ。

２６はマイクロプログラムチェック回路、２７は制御メ
モリアドレスレジスタ、２８はアドレスセレクタ、２９
は制御メモリ　（ＣＭ）、３０はマイクロ命令レジスタ
、３１はシーケンス制御回路。

３２Ａは先読み命令レジスタ、３２Ｂは命令レジスタ、
３３はアドレス演算回路、３４はメモリアドレスレジス
タ、３５はロケーシランレジスタ。

３６はメモリバッファレジスタ、３７は演算回路（ＡＬ
Ｕ）、３８は作業レジスタ、３９はシステム制御用フリ
ップフロップ（ＦＦ）、４０は割込みステータスフラグ
、４１はリザルトバス、４２はデータバスを表す。

本実施例では、制御メモリ２９に格納されたマイクロプ
ログラム制御により、命令の実行が制御される。

命令フェッチ・フェーズにおいて、メモリ制御回路２０
を介して読み出された命令は、先読み命令レジスタ３２
Ａにセットされ２次の命令処理時に命令レジスタ３２Ｂ
にセットされる。先読み命令レジスタ３２Ａに読み出さ
れた命令のコードは。

命令解析部２２によって解析され、そのコードに対応す
る制御メモリ２９のアドレスが生成される。

そして、制御メモリ２９からマイクロ命令レジスタ３０
に読み出されたマイクロ命令によって、命令実行の制御
が行われる。

次のオペランドの読み出しでは、アドレス演算回路３３
によってアドレスの計算が行われ、メモリアドレスレジ
スタ３４にセットされたアドレスから、メモリ制御回路
２０を介して、データの読み出しが行われる。

命令レジスタ３２Ｂに格納された命令のレジスタ部で指
定されたレジスタにより、レジスタ選択がなされるが２
本発明では、オペランドの読み出しに先立って、そのレ
ジスタ選択信号により指定されたレジスタ１３の内容が
、退避レジスタ情報記憶部１４に退避され、またそのレ
ジスタ番号が退避レジスタ情報記憶部１４に保存される
。

オペランドのデータ読み出し後に、演算回路３７による
演算が行われ、演算結果がレジスタ１３またはりザルト
バス４１に送出される。

メモリ制御回路２０において、エラーチェック回路２１
は、パリティまたはＥＣＣ等により、エラーのチェック
を行う、正常であればそのままとし、エラーがあれば、
システム制御用フリップフロップ３９内に設けられてい
る割込みステータスフラグ４０をセットする。これによ
り２割込み信号ＩＮＴが生成され、ベクトルアドレス発
生器２３によって２割込み制御がなされる。

割込み原因が、読み出しデータのエラーに関するもので
ある場合、この割込みによって、制御メモリ２９内に格
納されているレジスタ復旧部１５が起動される。そして
、レジスタ復旧部１５のマイクロ命令によって、退避レ
ジスタ情報記憶部１４に保存されたレジスタの内容の復
旧が行われる。

〔発明の効果〕

以上説明したように１本発明によれば、読み出しデータ
のチェック結果を待たずに１次の処理へ進むことができ
、チェックと次の処理とを並行動作可能となるので１通
常動作における処理スピードを向上させることができる
ようになる。エラー発生時において、命令実行のりトラ
イをする場合にも、正しいレジスタの状態からりトライ
を実行できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例ブロック図、第３図は従来方式による命令実行制御の
タイムチャート例を示す。 図中、１０は命令実行制御部、１１は記憶制御部、１２
は演算処理部、１３はレジスタ、１４は退避レジスタ情
報記憶部、１５はレジスタ復旧部を表す。

Claims (1)

1. 【特許請求の範囲】 記憶装置から読み出したデータのチェック結果により、
   読み出したデータに誤りがある場合に、該読み出しデー
   タを使用せずに、再度読み出し動作を繰り返すデータ処
   理装置において、 記憶装置から読み出したデータを格納するレジスタの番
   号情報およびそのレジスタのデータ格納以前の内容が退
   避される退避レジスタ情報記憶手段（１４）と、 読み出しデータのチェック結果を待たずに、次の処理フ
   ェーズを開始する制御を行う命令実行制御手段（１０）
   と、 記憶装置から読み出したデータのチェック結果が、異常
   である場合に、上記退避レジスタ情報記憶手段（１４）
   に格納した以前の内容を、そのレジスタ番号が指定する
   レジスタに復旧するレジスタ復旧手段（１５）とを備え
   たことを特徴とするデータ処理装置のデータ保護制御方
   式。