JPS61177536A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、処理能力を向上させるため、マイクロプロセ
ッサシステムなどに接続して用いられる高速演算装置に
関する。

〔従来技術〕

従来、マイクロプロセッサシステムのような低処理能力
のプロセッサシステムを高処理能力化する一つの手法と
して、高速演算装置を接続し、固定小数点ならびに浮動
小数点の四則演算等を該演算装置で独立に高速処理させ
る手法が知られている。かかる従来の構成を簡単に説明
すると、プロセッサは演算すべきデータを演算装置内の
入カバツブアフリツブフロップに、演算種別（加、減。

乗、除等）を命令バッファフリップフロップに書き込み
演算開始を指示する。演算装置は演算種別に従って入力
バッファフリップフロップにあるデータを演算し、演算
結果を出力バッファフリップフロップに書き込むと同時
に演算が終了したことをプロセッサに割込み等の手段に
より通知する。

プロセッサは演算装置が演算終了したことを知ると、演
算結果を出力バッファフリップフロップから読み出すと
ともに１次に演算すべきデータを入力バッファフリップ
フロップに書き込む。

ところで、上記従来の構成においては、プロセッサが演
算装置にデータを書き込む場合、演算装置が演算実行中
は入力バッファフリップフロップを書き替ることができ
ないため、プロセッサ内に記憶しておく必要があるとい
う欠点があった。

さらに、演算すべきデータが例えばＩＥＥＥで標準化さ
れている倍精度拡張データ形式にもとづく浮動小数点デ
ータの場合、ビット、幅は８０ビツトとなり、演算装置
をＬＳＩ化した場合、端子数は２組の演算すべき入力デ
ータと１組の出力データとで合計２４０本も要すること
となるため、通常はデータ入出力端子は８０本とし、入
出力兼用とするとともに１時分割により２組の入力デー
タを演算装置へ書き込むと同時に１個のデータを出力さ
せるようにしている。この場合、プロセッサ側では演算
装置へのデータの入出力の時分割制御も行なう必要があ
り、プロセッサ側で例えばメモリ装置から読み出したデ
ータをすぐ演算装置に書き込むような場合は問題ないが
、演算装置が使用中のため一時貯えてから書き込むよう
な場合、その入出カシ−ケンス制御が複雑化するという
欠点があった。

〔発明の目的〕

本発明の目的は、上記従来の欠点に鑑み、プロセッサシ
ステムと演算装置とのデータの授受ならびに演算装置の
演算動作を独立させ、プロセッサシステムに設置するイ
ンターフェース手段を簡単化することにある。

〔発明の概要〕

本発明は、演算装置内にレジスタファイルを設置し、プ
ロセッサシステムと演算装置との間のデータ授受を該レ
ジスタファイルを介して実行し、プロセッサシステムと
演算装置とのデータ授受動作と演算装置内の演算動作と
を独立に行わせるようにしたものである。

〔発明の実施例〕

図は本発明にかかる演算装置の一実施例を示す。

ここで、演算装置は命令バッファブリップフロップ１７
．制御回路１８．レジスタファイル１９゜演算回路２０
、オペランドバス２１．リザルトバス２２、レシーバ回
路２３．ドライバ回路２４、論理積回路２５〜３０．論
理和回路３１〜３３等で構成され、プロセッサシステム
（図示せず）とは入出力端子１０〜１６を通して接続さ
れる。

端子１０は演算が終了したことを通知する信号を出力す
る端子、１１は演算種別の信号を受信する端子、１２は
該演算装置内で使用するクロック信号を受信する端子、
１３はレジスタファイル１９への書込み指示信号を受信
する端子、１４はレジスタファイル１９のアドレス指定
信号を受信すφ端子、１５はレジスタファイル１９の書
込みデータを受信するとともに演算結果をレジスタファ
イル１９から読み出して送信する入出力兼用端子である
。また、端子１６はレジスタファイル１９から読み出し
たデータを端子１５に出力するか否かを指示する端子で
あり、論理″゛１”が印加された場合、端子１５にデー
タが出力される。

命令バッファフリップフロップ１７は、端子１１から供
給された加減乗除等の演算種別ならびにレジスタファイ
ル１９内のどのレジスタとどのレジスタとで演算し、ど
のレジスタに格納するかを指示する命令を格納している
。制御回路１８は該演算装置を動作するに必要な制御信
号を発生する。

１８−１〜１８−３は該制御回路１８の出力線であって
、１８−１はレジスタファイル１９への書込みを指示す
る線、１８−２はレジスタファイル１９ヘアクセスする
アドレスを指示する線、１８−３はその他の制御線で、
この制御線１８−３により演算回路２０内の乗算器、シ
フタ、加算器等を制御し、四則演算等を実行せしめる。

レジスタファイル１９は本発明の中心をなし、該レジス
タファイルを介してプロセッサシステムと該演算装置と
の間のデータ授受を行う。演算回路２０は乗算器、シフ
タ、加算器等から構成される。オペランドバス２１はレ
ジスタファイル１９と演算回路２０、ドライバ回路２４
とを接続し。

レジスタファイル１９の読出しデータが通過するバス、
リザルトバス２２は演算回路２０の出力データをレジス
タファイル１９へ供給するバスである。レシーバ回路２
３は端子１５のデータを受信する回路、ドライバ回路２
４はレジスタファイル１９から読み出したデータを端子
１６の制御によリ端子１５へ出力する回路である。

本演算装置を動作させるには、プロセッサシステム側で
は、まず端子１６を論理ｄａ　Ｏ′１としてオペランド
バス２１の内容を端子１５に出力させないようにして、
端子１５に演算すべきデータを、端子１４にレジスタフ
ァイル１９のどのアドレス（レジスタ）にデータを書き
込むかを示すアドレス信号を、さらに端子１３に書込み
指示信号を印加する。端子１２にはクロック信号が常時
供給されており、その信号は制御回路１８に取り込まれ
ると同時に論理積回路２５〜３０に印加される。

論理積回路２６．２８．３０はクロック信号が論理パ１
′″のとき動作し、論理積回路２５，２７．２９はクロ
ック信号が論理ＩＩ　ＯＩｔのとき動作する。従って、
端子２２のクロック信号が論理“０″の時。

端子１３の書込み指示信号は論理積回路２５、論理和回
路３１を通し、端子１４のアドレス信号は論理積回路２
７．論理和回路３２を通し、さらに端子１５の演算すべ
きデータはレシーバ回路２３゜論理積回路２９、論理和
回路３３を通し、それぞれレジスタファイル１９に与え
られ、端子１４で示されるレジスタファイル１９のアド
レスに端子１５のデータが書き込まれる。演算すべきデ
ータが２個以上ある場合も、同様にして端子２２のクロ
ック信号が論理ｔｌ　Ｏ′１の時に、レジスタファイル
１９の該当アドレスに書き込まれる。

演算すべきデータをレジスタファイル９に書き込むと１
次にプロセッサシステム側では、レジスタファイル１９
のどのアドレスのデータとどんな演算を実行し、どのア
ドレスに格納するかを示す命令を端子１１に印加し、命
令バッファフリップフロップ１７に書き込む、これによ
り制御回路１８が動作を開始する。

制御回路１８では、まず演算すべきデータをオペランド
バス２１に読み出すため、線１８−２に命令バッファフ
リップフロップ１７にあるレジスタファイルアドレスを
送出する。ここで、端子１２のクロック信号が論理“１
”の時、論理積回路２８、論理和回路３２を通して、線
１Ｂ−２のアドレス情報がレジスタファイル１９に与え
られる。

この時、論理積回路２５は動作せず、論理和回路３１を
通して論理′″０”がレジスタファイル１９に印加され
る。論理和回路３１の出力が“０”の場合。

レジスタファイル１９は読出し指示と認識し、これによ
り、線１８−２で示されるレジスタファイル１９のアド
レスからデータがオペランドバス２１に読み出され、演
算回路２０に入力される。演算すべきデータが２個以上
ある場合も、同様にして端子２２のクロック信号が論理
パ１”の時に、レジスタファイル１９から読み出されて
演算回路２０に入力される。引き続き制御回路１８が線
１８−３を通して演算回路２０を制御することにより。

演算回路２０で浮動小数点、固定小数点、四則演算等が
実行され、演算結果がリザルトパス２２に出力される。

演算が終了すると、制御回路１８は線１８−１にレジス
タ番込み制御信号を、線１８−２に命令バッファスリッ
プフロップ１７にある演算結果を格納するレジスタファ
イルアドレスを出力する。

ここで、端子１２のクロック信号が論理ＩＩ　１　ｐｙ
の時。

、１１１８−１の書込み指示信号は論理積回路２６、論
理和回路３１を通し、線１８−２のレジスタファイルア
ドレスは論理積回路２８．論理和回路３２を通し、さら
にリザルトバス２２の内容は論理積回路３０．論理和回
路３３を通し、そ九ぞれレジスタファイル１９に与えら
れるため、リザルトバス２２の演算結果が線１８−２で
示されるレジスタファイル１９のアドレスに書き込まれ
る。その後、制御回路１８は、端子工０に演算終了信号
を出力する。

プロセッサシステム側では、端子１０を通して演算終了
信号を受は取ると、端子１３を論理″′０″として読み
出し指示とすると共に端子１４に読出しアドレスを印加
し、さらに、端子１６を“１”としてドライバ回路２４
を駆動する。ここで、端子１２のクロック信号が論理＃
＃　ＯＩｔの時、端子１４の読出しアドレスが論理積回
路２７．論理和回路３２を通してレジスタファイル１９
に与えられて。

レジスタファイル１９の該当アドレスのデータがオペラ
ンドバス２１に読み出され、これがドライバ回路２４、
端子１５を通し出力される。

即ち、本実施例の場合、端子１２のクロック信号が論理
１１０　ｇの期間には、外部プロセッサシステムとレジ
スタファイル１９の間でデータの授受を実行し、また、
クロック信号が論理１１１　ｐＨの期間には、演算回路
２０で演算すべきデータあるいは演算結果データをレジ
スタファイル１９で読み書きすることにより、プロセッ
サシステムと演算装置とのデータ授受動作と演算装置内
の演算動作とを独立に動作させている。このように、端
子１２のクロック信号の状態により、レジスタファイル
１９の動作を切り分けているため、演算回路２０が動作
中でもレジスタファイル１９に新たなデータを外部から
書き込むことができる。

〔発明の効果〕

以上説明したように、本発明によれば、演算回路と外部
入出力回路との間にレジスタファイルがあるため、外部
から演算すべきデータを供給しようとしたとき、すぐに
レジスタファイルに書き込めばよく、外部に一時記憶用
のバッファならびに演算装置が使用中でないことを検出
して演算装置内の入力バッファフリップフロップへデー
タを書き込む等の制御手段が不用となる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図である。 １０〜１６・・・外部入出力端子、　　１７・・・命令
バッファフリップフロップ、　　１８・・・制御回路。 １９・・・レジスタファイル、　　２０・・・演算回路
。

Claims (1)

【特許請求の範囲】
1. （１）外部インターフェースと演算回路とを具備し、外
   部から演算すべきデータを入力して算術演算等を実行し
   、演算結果データを外部に出力する演算装置において、
   前外部から入力された演算すべきデータ及び外部へ出力
   する演算結果データを格納するためのレジスタファイル
   を前記外部インターフェースと演算回路との間に設置し
   、前記外部とレジスタファイル間のデータ授受、前記演
   算回路とレジスタファイル間のデータ授受を各々時間を
   ずらして実行することを特徴とする演算装置。