JP2529721B2 - ディジタル信号処理回路 - Google Patents
ディジタル信号処理回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル化された信号を処理するディジ
タル信号処理プロセッサ（以下、DSPという）、マイク
ロプロセッサ、マイクロコンピュータ等のディジタル信
号処理回路、特に演算器の出力データやメモリ読出しデ
ータ等をシフト回路でシフト制御（桁移動制御）して複
数系統からなるデータバスに出力するマルチバス方式の
ディジタル信号処理回路に関するものである。
タル信号処理プロセッサ（以下、DSPという）、マイク
ロプロセッサ、マイクロコンピュータ等のディジタル信
号処理回路、特に演算器の出力データやメモリ読出しデ
ータ等をシフト回路でシフト制御（桁移動制御）して複
数系統からなるデータバスに出力するマルチバス方式の
ディジタル信号処理回路に関するものである。
（従来の技術） 従来、ディジタル信号処理回路の一つでもDSPでは、
例えば算術論理演算ユニット（以下、ALUという）によ
り演算された16ビット等からなる演算結果は、シフトレ
ジスタに入力され、プログラムにより指定されたビット
数だけシフトされた後、バス駆動回路及びデータバスを
介してメモリや入出力回路（以下、I/O回路という）等
に出力される。このビットシフト動作は、固定小数点演
算において演算データの小数点位置を繰り上げるので、
演算データの桁落ち等が防止され、演算精度を向上させ
る効果がある。
例えば算術論理演算ユニット（以下、ALUという）によ
り演算された16ビット等からなる演算結果は、シフトレ
ジスタに入力され、プログラムにより指定されたビット
数だけシフトされた後、バス駆動回路及びデータバスを
介してメモリや入出力回路（以下、I/O回路という）等
に出力される。このビットシフト動作は、固定小数点演
算において演算データの小数点位置を繰り上げるので、
演算データの桁落ち等が防止され、演算精度を向上させ
る効果がある。
従来、この種のビットシフト機能を有するディジタル
信号処理回路としては、例えば第２図及び第３図のよう
なものがあった。以下、その構成を図を用いて説明す
る。
信号処理回路としては、例えば第２図及び第３図のよう
なものがあった。以下、その構成を図を用いて説明す
る。
第２図は、従来のディジタル信号処理回路の要部構成
図である。
図である。
このディジタル信号処理回路は、算術演算及び論理演
算を行うALU1を備え、そのALU1の出力側には、シフト回
路２及びバス駆動回路３を介してデータバス４が接続さ
れている。データバス４にはデータの入出力を行うI/O
回路５や、データを記憶するメモリ６等が接続されてい
る。ここで、シフト回路２は、図示しないシーケンス制
御装置（以下、SEQUという）等から出力されるシフト情
報及びセット信号からなるシフト制御信号S1を入力し、
所定のシフト動作を行う回路である。また、バス駆動回
路３は、SEQU等から出力されるバス制御信号S2に基づ
き、シフト回路２の出力シフトデータを駆動してそれを
データバス４へ出力する回路である。
算を行うALU1を備え、そのALU1の出力側には、シフト回
路２及びバス駆動回路３を介してデータバス４が接続さ
れている。データバス４にはデータの入出力を行うI/O
回路５や、データを記憶するメモリ６等が接続されてい
る。ここで、シフト回路２は、図示しないシーケンス制
御装置（以下、SEQUという）等から出力されるシフト情
報及びセット信号からなるシフト制御信号S1を入力し、
所定のシフト動作を行う回路である。また、バス駆動回
路３は、SEQU等から出力されるバス制御信号S2に基づ
き、シフト回路２の出力シフトデータを駆動してそれを
データバス４へ出力する回路である。
以上の構成において、ALU1から演算結果が出力される
と、シフト回路２はシフト制御信号S1のシフト情報に従
って演算結果をシフト操作し、そのシフトデータをバス
駆動回路３へ出力する。バス駆動回路３はバス制御信号
S2に基づき、シフト回路２の出力シフトデータを駆動し
てデータバス４へ送る。データバス４上のデータは、I/
O回路５を通して外部へ出力されたり、あるいはメモリ
６に格納されたりする。
と、シフト回路２はシフト制御信号S1のシフト情報に従
って演算結果をシフト操作し、そのシフトデータをバス
駆動回路３へ出力する。バス駆動回路３はバス制御信号
S2に基づき、シフト回路２の出力シフトデータを駆動し
てデータバス４へ送る。データバス４上のデータは、I/
O回路５を通して外部へ出力されたり、あるいはメモリ
６に格納されたりする。
一方、データバス４は１系統の場合に限らず、２系統
またはそれ以上のこともある。
またはそれ以上のこともある。
第３図は、例えば２系統のデータバスを持つ従来のデ
ィジタル信号処理回路の要部構成図である。
ィジタル信号処理回路の要部構成図である。
このディジタル信号処理回路は、２系統のデータバス
４−1,4−２を有し、それに対応して２個のシフト回路
２−1,2−２及びバス駆動回路３−1,3−２が設けられて
いる。各シフト回路２−1,2−２は、シフト制御信号S1
a,S1bにより、ALU1の出力データに対してシフト操作を
行い、そのシフトデータをバス駆動回路３−1,3−２へ
出力する。各バス駆動回路３−1,3−２は、バス制御信
号S2a,S2bにより、シフト回路２−1,2−２の出力シフト
データを駆動して各データバス４−1,4−２へ送る。
４−1,4−２を有し、それに対応して２個のシフト回路
２−1,2−２及びバス駆動回路３−1,3−２が設けられて
いる。各シフト回路２−1,2−２は、シフト制御信号S1
a,S1bにより、ALU1の出力データに対してシフト操作を
行い、そのシフトデータをバス駆動回路３−1,3−２へ
出力する。各バス駆動回路３−1,3−２は、バス制御信
号S2a,S2bにより、シフト回路２−1,2−２の出力シフト
データを駆動して各データバス４−1,4−２へ送る。
（発明が解決しようとする課題） しかしながら、上記構成の回路では、各データバス４
−1,4−２に対してシフト回路２−1,2−２を設けている
ので、データバスの系統数が増えれば、それに比例して
シフト回路数が増え、それによって回路規模が大形にな
ると共に電力消費が増大する。その上、シフト回路２−
1,2−２及びバス駆動回路３−1,3−２を各回路毎に信号
S1a,S1b,S2a,S2bで個別に制御しているので、制御信号
線の配線数もデータバスの系統数に比例して増大し、回
路形成面積の増大と、回路形成を複雑化させ、それを解
決することが困難であった。
−1,4−２に対してシフト回路２−1,2−２を設けている
ので、データバスの系統数が増えれば、それに比例して
シフト回路数が増え、それによって回路規模が大形にな
ると共に電力消費が増大する。その上、シフト回路２−
1,2−２及びバス駆動回路３−1,3−２を各回路毎に信号
S1a,S1b,S2a,S2bで個別に制御しているので、制御信号
線の配線数もデータバスの系統数に比例して増大し、回
路形成面積の増大と、回路形成を複雑化させ、それを解
決することが困難であった。
本発明は、前記従来技術が持っていた課題として、デ
ータバスの系統数に比例して回路規模が大形化する点、
制御信号線の配線数が増大する点、回路形成が複雑化す
る点、及び消費電力が増える点について解決したディジ
タル信号処理回路を提供するものである。
ータバスの系統数に比例して回路規模が大形化する点、
制御信号線の配線数が増大する点、回路形成が複雑化す
る点、及び消費電力が増える点について解決したディジ
タル信号処理回路を提供するものである。
（課題を解決するための手段） 本発明は、前記課題を解決するために、複数ビットの
データを転送する第１のデータバス及び前記第１のデー
タバスとは系統が異なり、複数ビットのデータを転送す
る第２のデータバスを有するマルチバス方式のディジタ
ル信号処理回路において、バス制御信号を解読して選択
信号及びバス駆動制御信号を出力するデコード回路と、
演算結果等の出力データを出力するデータ出力部と、前
記選択信号に基づいて複数のシフト制御信号のうちの一
つを選択し、その選択されたシフト制御信号に応答して
前記出力データのシフトを行いシフトデータとして出力
するシフト回路と、各々前記シフトデータが入力され、
前記第１及び第２のデータバスに対応して設けられた第
１及び第２のバス駆動回路とを、備えている。前記第１
及び第２のバス駆動回路は、前記バス駆動制御信号に応
答して前記入力されたシフトデータをそれぞれ対応する
前記第１及び第２のデータバスへ与える回路である。
データを転送する第１のデータバス及び前記第１のデー
タバスとは系統が異なり、複数ビットのデータを転送す
る第２のデータバスを有するマルチバス方式のディジタ
ル信号処理回路において、バス制御信号を解読して選択
信号及びバス駆動制御信号を出力するデコード回路と、
演算結果等の出力データを出力するデータ出力部と、前
記選択信号に基づいて複数のシフト制御信号のうちの一
つを選択し、その選択されたシフト制御信号に応答して
前記出力データのシフトを行いシフトデータとして出力
するシフト回路と、各々前記シフトデータが入力され、
前記第１及び第２のデータバスに対応して設けられた第
１及び第２のバス駆動回路とを、備えている。前記第１
及び第２のバス駆動回路は、前記バス駆動制御信号に応
答して前記入力されたシフトデータをそれぞれ対応する
前記第１及び第２のデータバスへ与える回路である。
また、前記シフト回路にオーバフロー検出手段を付加
すると共に、前記オーバフロー検出手段によるオーバフ
ロー検出時には前記シフト回路から出力されるシフトデ
ータを設定値に固定するリミット回路を、前記シフト回
路の出力側と前記第１及び第２のバス駆動回路の入力側
との間に接続してもよい。
すると共に、前記オーバフロー検出手段によるオーバフ
ロー検出時には前記シフト回路から出力されるシフトデ
ータを設定値に固定するリミット回路を、前記シフト回
路の出力側と前記第１及び第２のバス駆動回路の入力側
との間に接続してもよい。
（作 用） 本発明によれば、以上のようにディジタル信号処理回
路を構成したので、シフト回路は、デコード回路から出
力される選択信号に基づき、複数のシフト制御信号の一
つを選択し、その選択したシフト制御信号に応答して出
力データのシフトを行い、シフトデータを出力して第１
及び第２のバス駆動回路へ与える。第１及び第２のバス
駆動回路は、デコード回路から出力されるバス駆動制御
信号に応答して、入力されたシフトデータをそれぞれ対
応する第１及び第２のデータバスへ与える。これによ
り、シフトデータが所望のデータバスに与えられる。
路を構成したので、シフト回路は、デコード回路から出
力される選択信号に基づき、複数のシフト制御信号の一
つを選択し、その選択したシフト制御信号に応答して出
力データのシフトを行い、シフトデータを出力して第１
及び第２のバス駆動回路へ与える。第１及び第２のバス
駆動回路は、デコード回路から出力されるバス駆動制御
信号に応答して、入力されたシフトデータをそれぞれ対
応する第１及び第２のデータバスへ与える。これによ
り、シフトデータが所望のデータバスに与えられる。
また、オーバフロー検出手段及びリミット回路は、オ
ーバフローを抑制して演算精度の低下を防止する。
ーバフローを抑制して演算精度の低下を防止する。
（実施例） 第１図は本発明の第１の実施例を示すもので、２系統
のデータバスを有するディジタル信号処理回路の要部構
成図である。
のデータバスを有するディジタル信号処理回路の要部構
成図である。
このディジタル信号処理回路は、デコード回路10及び
シフト回路11を備え、そのシフト回路11には第１及び第
２のバス駆動回路12−1,12−２を介して２系統の第１及
び第２のデータバス13−1,13−２が接続されている。
シフト回路11を備え、そのシフト回路11には第１及び第
２のバス駆動回路12−1,12−２を介して２系統の第１及
び第２のデータバス13−1,13−２が接続されている。
デコード回路10は、SEQU等から出力されるコード化さ
れたバス制御信号S10を解読し、バス駆動回路12−1,12
−２の動作の組合せに対応した選択信号S11を出力する
と共に、そのバス駆動回路12−1,12−２を動作させるた
めのバス駆動制御信号S12,S13を出力する機能を有し、
ゲート回路等で構成されている。シフト回路11は、シフ
ト量及びシフト方向の情報をそれぞれ含んだ２本のシフ
ト制御信号S21,S21のうちのいずれか一方を選択信号S11
で選択し、選択したシフト制御信号S21またはS21に従っ
て入力データ（即ち、図示しないデータ出力部から出力
される出力データ）Diをシフト操作し、シフトデータを
バス駆動回路12−1,12−２へ出力する回路である。シフ
ト制御信号S21,S22はSEQU等から供給され、必要に応じ
て他のシフト回路へも供給される。バス駆動回路12−1,
12−２は、バス駆動制御信号S12,S13により動作し、シ
フト回路11から出力されるシフトデータを対応するデー
タバス13−1,13−２へ与える回路である。
れたバス制御信号S10を解読し、バス駆動回路12−1,12
−２の動作の組合せに対応した選択信号S11を出力する
と共に、そのバス駆動回路12−1,12−２を動作させるた
めのバス駆動制御信号S12,S13を出力する機能を有し、
ゲート回路等で構成されている。シフト回路11は、シフ
ト量及びシフト方向の情報をそれぞれ含んだ２本のシフ
ト制御信号S21,S21のうちのいずれか一方を選択信号S11
で選択し、選択したシフト制御信号S21またはS21に従っ
て入力データ（即ち、図示しないデータ出力部から出力
される出力データ）Diをシフト操作し、シフトデータを
バス駆動回路12−1,12−２へ出力する回路である。シフ
ト制御信号S21,S22はSEQU等から供給され、必要に応じ
て他のシフト回路へも供給される。バス駆動回路12−1,
12−２は、バス駆動制御信号S12,S13により動作し、シ
フト回路11から出力されるシフトデータを対応するデー
タバス13−1,13−２へ与える回路である。
第４図は、第１図中のシフト回路11の一例を示す構成
図である。
図である。
このシフト回路11は、選択信号S11によりシフト制御
信号S21,S22のいずれか一方を選択するトランスファゲ
ート等で構成されたセレクタ20を備え、そのセレクタ20
の出力側にレジスタ21及びバレルシフタ22が接続されて
いる。レジスタ21は、SEQU等から供給されるセット信号
STにより、セレクタ20の出力信号を一時記憶する回路で
あり、フリップフロップ等で構成されている。バレルシ
フタ22は、レジスタ21の出力信号に基づき入力データDi
のシフトを行ってシフトデータを出力する回路で、複数
のトランスファゲート等で構成されている。
信号S21,S22のいずれか一方を選択するトランスファゲ
ート等で構成されたセレクタ20を備え、そのセレクタ20
の出力側にレジスタ21及びバレルシフタ22が接続されて
いる。レジスタ21は、SEQU等から供給されるセット信号
STにより、セレクタ20の出力信号を一時記憶する回路で
あり、フリップフロップ等で構成されている。バレルシ
フタ22は、レジスタ21の出力信号に基づき入力データDi
のシフトを行ってシフトデータを出力する回路で、複数
のトランスファゲート等で構成されている。
次の表１はデコード回路10の機能の一例を示すもの
で、この表を参照しつつ第１図及び第４図の動作を説明
する。
で、この表を参照しつつ第１図及び第４図の動作を説明
する。
バス制御信号S10がデコード回路10に、シフト制御信
号S21,S22がシフト回路11にそれぞれ供給されると共
に、ALU等による演算実行、あるいはメモリ読出し等に
よって得られた出力データが入力データDiとしてシフト
回路11に供給されると、先ずデコード回路10ではバス制
御信号S10の解読を行う。
号S21,S22がシフト回路11にそれぞれ供給されると共
に、ALU等による演算実行、あるいはメモリ読出し等に
よって得られた出力データが入力データDiとしてシフト
回路11に供給されると、先ずデコード回路10ではバス制
御信号S10の解読を行う。
例えば、表１に示すように、データバス13−１にシフ
トデータを出力する場合、デコード回路10は、バス制御
信号S10に基づき選択信号S11を低レベル（以下、“L"と
いう）にすると共に、バス駆動制御信号S12,S13のうち
のS12を高レベル（以下、“H"という）、S13を“L"にす
る。データバス13−２にシフトデータを出力する場合
は、選択信号S11を“H"、バス駆動制御信号S12を“L"、
S13を“H"にし、データバス13−１及び13−２にシフト
データを出力する場合は、選択信号S11を“L"、バス駆
動制御信号S12及びS13を“H"にする。
トデータを出力する場合、デコード回路10は、バス制御
信号S10に基づき選択信号S11を低レベル（以下、“L"と
いう）にすると共に、バス駆動制御信号S12,S13のうち
のS12を高レベル（以下、“H"という）、S13を“L"にす
る。データバス13−２にシフトデータを出力する場合
は、選択信号S11を“H"、バス駆動制御信号S12を“L"、
S13を“H"にし、データバス13−１及び13−２にシフト
データを出力する場合は、選択信号S11を“L"、バス駆
動制御信号S12及びS13を“H"にする。
デコード回路10から出力される信号S11が“L"、S12が
“H"、S13が“L"の時、シフト回路11内のセレクタ20
は、シフト制御信号S21,S22のうちのS21を選択し、それ
をレジスタ21に供給する。レジスタ21は、セット信号ST
に基づき、シフト制御信号S21に含まれるシフト量及び
シフト方向の情報を一時記憶する。するとバレルシフタ
22は、レジスタ21内のシフト量及びシフト方向に基づ
き、入力データDiに対してシフト処理を行い、シフトデ
ータをバス駆動回路12−１及び12−２へ出力する。バス
駆動回路12−1,12−２のうち、12−１がバス駆動制御信
号S12の“H"で活性状態、12−２がバス駆動制御信号S13
の“L"で不活性状態になっているため、バス駆動回路12
−１は、シフト回路11から出力されるシフトデータを駆
動してデータバス13−１へ送出する。データバス13−１
上のデータは、図示しないI/O回路を通して外部へ出力
されたり、あるいはメモリに格納されたりする。
“H"、S13が“L"の時、シフト回路11内のセレクタ20
は、シフト制御信号S21,S22のうちのS21を選択し、それ
をレジスタ21に供給する。レジスタ21は、セット信号ST
に基づき、シフト制御信号S21に含まれるシフト量及び
シフト方向の情報を一時記憶する。するとバレルシフタ
22は、レジスタ21内のシフト量及びシフト方向に基づ
き、入力データDiに対してシフト処理を行い、シフトデ
ータをバス駆動回路12−１及び12−２へ出力する。バス
駆動回路12−1,12−２のうち、12−１がバス駆動制御信
号S12の“H"で活性状態、12−２がバス駆動制御信号S13
の“L"で不活性状態になっているため、バス駆動回路12
−１は、シフト回路11から出力されるシフトデータを駆
動してデータバス13−１へ送出する。データバス13−１
上のデータは、図示しないI/O回路を通して外部へ出力
されたり、あるいはメモリに格納されたりする。
同様に、デコード回路10から出力される信号S11,S12,
S13が“H",“L",“H"の時、シフト回路11はシフト制御
信号S22を選択し、その信号S22に含まれるシフト量及び
シフト方向の情報に従って入力データDiのシフト操作を
行う。シフト回路11から出力されるシフトデータは、バ
ス駆動制御信号S13により活性化されたバス駆動回路12
−２で駆動され、データバス13−２へ出力される。
S13が“H",“L",“H"の時、シフト回路11はシフト制御
信号S22を選択し、その信号S22に含まれるシフト量及び
シフト方向の情報に従って入力データDiのシフト操作を
行う。シフト回路11から出力されるシフトデータは、バ
ス駆動制御信号S13により活性化されたバス駆動回路12
−２で駆動され、データバス13−２へ出力される。
また、デコード回路10から出力される信号S11,S12,S1
3が“L",“H",“H"の時、シフト回路11はシフト制御信
号S1を選択し、その信号S21に含まれるシフト量及びシ
フト方向の情報に従って入力データDiのシフト操作を行
う。シフト回路11から出力されるシフトデータは、バス
駆動制御信号S12,S13により活性化されたバス駆動回路1
2−1,12−２でそれぞれ駆動された後、各データバス13
−1,13−２へ出力される。
3が“L",“H",“H"の時、シフト回路11はシフト制御信
号S1を選択し、その信号S21に含まれるシフト量及びシ
フト方向の情報に従って入力データDiのシフト操作を行
う。シフト回路11から出力されるシフトデータは、バス
駆動制御信号S12,S13により活性化されたバス駆動回路1
2−1,12−２でそれぞれ駆動された後、各データバス13
−1,13−２へ出力される。
本実施例では、次のような利点を有している。
（ａ） シフト回路11は、バス駆動回路12−1,12−２に
対して共用する構成であるため、従来に比べてシフト回
路11の数が少なくなり、回路規模の小形化と、低消費電
力化が可能となる。
対して共用する構成であるため、従来に比べてシフト回
路11の数が少なくなり、回路規模の小形化と、低消費電
力化が可能となる。
（ｂ） デコード回路10により、バス制御信号S10を解
読してバス駆動制御信号S12,S13を生成しているため、
バス駆動回路12−1,12−２のとりうる状態数を表わせる
ビット数分のバス制御信号S10を該デコード回路10に供
給すればよい。例えば、バス駆動回路12−１と12−２が
常にいずれか一方だけが動作する状態しかないとすれ
ば、１ビット分のバス制御信号S10をデコード回路10に
供給すればよい。そのため、従来の第３図のバス制御信
号S2a,S2bの半分で足り、制御信号線の配線数の削減
と、それによる回路形成面積の縮小化及び回路形成の容
易化が可能となる。
読してバス駆動制御信号S12,S13を生成しているため、
バス駆動回路12−1,12−２のとりうる状態数を表わせる
ビット数分のバス制御信号S10を該デコード回路10に供
給すればよい。例えば、バス駆動回路12−１と12−２が
常にいずれか一方だけが動作する状態しかないとすれ
ば、１ビット分のバス制御信号S10をデコード回路10に
供給すればよい。そのため、従来の第３図のバス制御信
号S2a,S2bの半分で足り、制御信号線の配線数の削減
と、それによる回路形成面積の縮小化及び回路形成の容
易化が可能となる。
第５図は本発明の第２の実施例を示すもので、２系統
のデータバスを有するディジタル信号処理回路の要部構
成図であり、第１図及び第４図中の要素と共通の要素に
同一の符号が付されている。
のデータバスを有するディジタル信号処理回路の要部構
成図であり、第１図及び第４図中の要素と共通の要素に
同一の符号が付されている。
このディジタル信号処理回路が第１図の回路と異なる
点は、第１図のシフト回路11を、オーバフロー検出機能
を有するシフト回路11Aに置き換えると共に、そのシフ
ト回路11Aの出力側とバス駆動回路12−1,12−２の入力
側との間にリミット回路30を付加したことである。
点は、第１図のシフト回路11を、オーバフロー検出機能
を有するシフト回路11Aに置き換えると共に、そのシフ
ト回路11Aの出力側とバス駆動回路12−1,12−２の入力
側との間にリミット回路30を付加したことである。
シフト回路11Aは、その構成図が第６図に示されるよ
うに、選択信号S11によりシフト制御信号S21またはS22
を選択するセレクタ20を備え、そのセレクタ20の出力側
には、セット信号STによりセレクタ20の出力信号を一時
記憶するレジスタ21、及び該レジスタ21の出力信号によ
り入力データDiのシフト操作を行うバレルシフタ22が接
続されている。さらに、バレルシフタ22の出力側には、
オーバフロー検出手段としての機能を有するオーバフロ
ー検出回路23が接続されている。オーバフロー検出回路
23は、バレルシフタ22のシフト処理に対するオーバフロ
ーの有無を検出し、その検出信号S30をリミット回路30
へ出力する機能を有し、排他的論理和ゲート（以下、Ex
ORという）等で構成されている。検出信号S30は、例え
ばオーバフロー有の時に“H"、オーバフロー無しの時に
“L"となる。
うに、選択信号S11によりシフト制御信号S21またはS22
を選択するセレクタ20を備え、そのセレクタ20の出力側
には、セット信号STによりセレクタ20の出力信号を一時
記憶するレジスタ21、及び該レジスタ21の出力信号によ
り入力データDiのシフト操作を行うバレルシフタ22が接
続されている。さらに、バレルシフタ22の出力側には、
オーバフロー検出手段としての機能を有するオーバフロ
ー検出回路23が接続されている。オーバフロー検出回路
23は、バレルシフタ22のシフト処理に対するオーバフロ
ーの有無を検出し、その検出信号S30をリミット回路30
へ出力する機能を有し、排他的論理和ゲート（以下、Ex
ORという）等で構成されている。検出信号S30は、例え
ばオーバフロー有の時に“H"、オーバフロー無しの時に
“L"となる。
リミット回路30は、その構成図が第７図に示されるよ
うに、検出信号S30に基づき、バレルシフタ22から出力
されるシフトデータを通過または最大値に固定する機能
を有し、例えばセレクタ31で構成されている。セレクタ
31は、例えば検出信号S30が“H"の時は正または負の最
大値Ｂを、検出信号S30が“L"の時はバレルシフタ22の
出力シフトデータを、それぞれ選択する機能を有し、ト
ランスファゲート等で構成されている。
うに、検出信号S30に基づき、バレルシフタ22から出力
されるシフトデータを通過または最大値に固定する機能
を有し、例えばセレクタ31で構成されている。セレクタ
31は、例えば検出信号S30が“H"の時は正または負の最
大値Ｂを、検出信号S30が“L"の時はバレルシフタ22の
出力シフトデータを、それぞれ選択する機能を有し、ト
ランスファゲート等で構成されている。
次に、動作を説明する。
シフト回路11A内のバレルシフタ22が、レジスタ21の
出力信号に基づき入力データDiに対してシフト操作を行
うと、オーバフロー検出回路23はシフト操作に対するオ
ーバフローの有無を検出し、オーバフロー無しの時は検
出信号S30を“L"、オーバフロー有の時は検出信号S30を
“H"にする。リミット回路30は、検出信号S30が“L"の
時はバレルシフタ22の出力シフトデータをそのままバス
駆動回路12−1,12−２に供給する。これにより、第１の
実施例と同様の動作を行う。一方、検出信号S30が“H"
の時、リミット回路30は、バレルシフタ22の出力シフト
データに関係無く、予め設定された正または負の最大値
Ｂを出力し、それをバス駆動回路12−1,12−２に供給す
る。これによりバス駆動回路12−1,12−２は、バス駆動
制御信号S12,S12に基づき最大値Ｂを駆動し、それをデ
ータバス13−1,13−２へ送出する。
出力信号に基づき入力データDiに対してシフト操作を行
うと、オーバフロー検出回路23はシフト操作に対するオ
ーバフローの有無を検出し、オーバフロー無しの時は検
出信号S30を“L"、オーバフロー有の時は検出信号S30を
“H"にする。リミット回路30は、検出信号S30が“L"の
時はバレルシフタ22の出力シフトデータをそのままバス
駆動回路12−1,12−２に供給する。これにより、第１の
実施例と同様の動作を行う。一方、検出信号S30が“H"
の時、リミット回路30は、バレルシフタ22の出力シフト
データに関係無く、予め設定された正または負の最大値
Ｂを出力し、それをバス駆動回路12−1,12−２に供給す
る。これによりバス駆動回路12−1,12−２は、バス駆動
制御信号S12,S12に基づき最大値Ｂを駆動し、それをデ
ータバス13−1,13−２へ送出する。
この第２の実施例では、第１の実施例とほぼ同様の利
点を有する他に、シフト処理に対するオーバフロー有無
の検出を行い、オーバフロー検出時にはシフトデータを
最大値Ｂに固定する構成にしたので、オーバフローによ
る演算精度の低下を防止できる。
点を有する他に、シフト処理に対するオーバフロー有無
の検出を行い、オーバフロー検出時にはシフトデータを
最大値Ｂに固定する構成にしたので、オーバフローによ
る演算精度の低下を防止できる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ｉ） 第１図及び第５図は２系統のデータバス13−1,
13−２を有する構成であるが、このデータバスを３系統
以上設けてもよい。この場合は、データバスの数に対応
してシフト制御信号S21,S22及びバス駆動回路12−1,12
−２の数を増やし、それらのバス駆動回路をデコード回
路10の出力信号により選択して活性化すればよい。デー
タバスの系統数を多くするほど、それに比例して第１の
実施例の利点が顕著になる。
13−２を有する構成であるが、このデータバスを３系統
以上設けてもよい。この場合は、データバスの数に対応
してシフト制御信号S21,S22及びバス駆動回路12−1,12
−２の数を増やし、それらのバス駆動回路をデコード回
路10の出力信号により選択して活性化すればよい。デー
タバスの系統数を多くするほど、それに比例して第１の
実施例の利点が顕著になる。
（ii） 第１図、第５図及び前記（ｉ）において、シフ
ト回路11,11A等を複数個並列に設け、それらのシフト回
路11,11Aをシフト制御信号S21,S22により同時に制御す
ることも可能である。
ト回路11,11A等を複数個並列に設け、それらのシフト回
路11,11Aをシフト制御信号S21,S22により同時に制御す
ることも可能である。
（iii） 第７図のセレクタ31は、最大値Ｂを代えて特
定ビットパターン等の設定値を入力する構成にしてもよ
い。さらに、シフト回路11,11A及びリミット回路30は、
第４図、第６図及び第７図以外の回路で構成することも
可能である。
定ビットパターン等の設定値を入力する構成にしてもよ
い。さらに、シフト回路11,11A及びリミット回路30は、
第４図、第６図及び第７図以外の回路で構成することも
可能である。
以上詳細に説明したように、本発明によれば、系統の
異なる第１及び第２のデータバスに各々対応して設けら
れた第１及び第２のバス駆動回路に、１個のシフト回路
からシフトデータ（演算結果等のデータをシフトしたも
の）を与え、その第１及び第２のバス駆動回路を選択的
に動作させることにより、該シフトデータを所望のデー
タバスに与える構成にしたので、２系統の第１及び第２
のデータバスに対して１個のシフト回路で足り、回路規
模及び配線数を減少できる。これにより、回路形成の容
易化、消費電力の低減、及び集積度の向上という効果が
期待できる。
異なる第１及び第２のデータバスに各々対応して設けら
れた第１及び第２のバス駆動回路に、１個のシフト回路
からシフトデータ（演算結果等のデータをシフトしたも
の）を与え、その第１及び第２のバス駆動回路を選択的
に動作させることにより、該シフトデータを所望のデー
タバスに与える構成にしたので、２系統の第１及び第２
のデータバスに対して１個のシフト回路で足り、回路規
模及び配線数を減少できる。これにより、回路形成の容
易化、消費電力の低減、及び集積度の向上という効果が
期待できる。
また、オーバフロー検出手段及びリミット回路を付加
してオーバフロー時にシフト回路の出力シフトデータを
設定値に固定するようにしたので、オーバフローを抑制
して演算精度の低下を防止できる。
してオーバフロー時にシフト回路の出力シフトデータを
設定値に固定するようにしたので、オーバフローを抑制
して演算精度の低下を防止できる。
第１図は本発明の第１の実施例を示すディジタル信号処
理回路の要部構成図、第２図及び第３図は従来のディジ
タル信号処理回路の要部構成図、第４図は第１図中のシ
フト回路の構成図、第５図は本発明の第２の実施例を示
すディジタル信号処理回路の要部構成図、第６図は第５
図中のシフト回路の構成図、第７図は第５図中のリミッ
ト回路の構成図である。 10……デコード回路、11,11A……シフト回路、12−1,12
−２……バス駆動回路、13−1,13−２……データバス、
23……オーバフロー検出回路、30……リミット回路、Di
……入力データ、S10……バス制御信号、S11……選択信
号、S12,S13……バス駆動制御信号、S21,S22……シフト
制御信号。
理回路の要部構成図、第２図及び第３図は従来のディジ
タル信号処理回路の要部構成図、第４図は第１図中のシ
フト回路の構成図、第５図は本発明の第２の実施例を示
すディジタル信号処理回路の要部構成図、第６図は第５
図中のシフト回路の構成図、第７図は第５図中のリミッ
ト回路の構成図である。 10……デコード回路、11,11A……シフト回路、12−1,12
−２……バス駆動回路、13−1,13−２……データバス、
23……オーバフロー検出回路、30……リミット回路、Di
……入力データ、S10……バス制御信号、S11……選択信
号、S12,S13……バス駆動制御信号、S21,S22……シフト
制御信号。
フロントページの続き (72)発明者 鴨井 秀樹 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭62−212724（ＪＰ，Ａ) 特開 昭59−202541（ＪＰ，Ａ) 特開 昭62−98425（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数ビットのデータを転送する第１のデー
タバス及び前記第１のデータバスとは系統が異なり、複
数ビットのデータを転送する第２のデータバスを有する
マルチバス方式のディジタル信号処理回路において、 バス制御信号を解読して選択信号及びバス駆動制御信号
を出力するデコード回路と、 出力データを出力するデータ出力部と、 前記選択信号に基づいて複数のシフト制御信号のうちの
一つを選択し、その選択されたシフト制御信号に応答し
て前記出力データの桁移動を行いシフトデータとして出
力するシフト回路と、 各々前記シフトデータが入力され、前記第１及び第２の
データバスに対応して設けられた第１及び第２のバス駆
動回路であって、前記バス駆動制御信号に応答して前記
入力されたシフトデータをそれぞれ対応する前記第１及
び第２のデータバスへ与える前記第１及び第２のバス駆
動回路とを、備えたことを特徴とするディジタル信号処
理回路。 - 【請求項２】前記シフト回路にオーバフロー検出手段を
付加し、 前記オーバフロー検出手段によるオーバフロー検出時に
は前記シフト回路から出力されるシフトデータを設定値
に固定するリミット回路を、前記シフト回路の出力側と
前記第１及び第２のバス駆動回路の入力側との間に接続
した請求項１記載のディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158316A JP2529721B2 (ja) | 1988-06-27 | 1988-06-27 | ディジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158316A JP2529721B2 (ja) | 1988-06-27 | 1988-06-27 | ディジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027124A JPH027124A (ja) | 1990-01-11 |
| JP2529721B2 true JP2529721B2 (ja) | 1996-09-04 |
Family
ID=15668971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158316A Expired - Fee Related JP2529721B2 (ja) | 1988-06-27 | 1988-06-27 | ディジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529721B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10129273A (ja) * | 1996-10-31 | 1998-05-19 | Tokai Kogyo Kk | ガラスランチャンネル |
| JP7017954B2 (ja) | 2018-03-08 | 2022-02-09 | ユニ・チャーム株式会社 | 動物用トイレ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202541A (ja) * | 1983-05-02 | 1984-11-16 | Hitachi Ltd | パイプライン加算器 |
| JPS6298425A (ja) * | 1985-10-24 | 1987-05-07 | Oki Electric Ind Co Ltd | 算術シフタ回路 |
| JPS62212724A (ja) * | 1986-03-13 | 1987-09-18 | Fujitsu Ltd | デ−タ変換回路 |
-
1988
- 1988-06-27 JP JP63158316A patent/JP2529721B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027124A (ja) | 1990-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |