JPH0160856B2 - - Google Patents

Description

請求の範囲 １ 複数入力から第１オペランドを選択する選択
手段、第１制御信号に応答して、第１オペランド
と第２オペランドのノア論理を表示する出力を与
えるノア論理手段、前記第１、第２オペランドの
ナンド論理を表示する出力を発生するナンド論理
手段、 前記ノア及びナンド論理手段の出力のイクスク
ルーシブ・ノア論理を表示する出力を発生する第
１のイクスクルーシブ・ノア論理手段、 前記第１イクスクルーシブ・ノア論理手段の出
力とキヤリ入力とのイクスクルーシブ・ノア論理
を表示する出力を発生する第２のイクスクルーシ
ブ・ノア論理手段、 前記第２のイクスクルーシブ・ノア論理手段の
出力をALUからの出力として出力する蓄積手段、
を具えることを特徴とするCMOSスタテイツク
ALU。

２ 前記選択手段は、前記複数の入力の各々に対
して単一のトランジスタを有し、それぞれの入力
を選択することを特徴とする請求の範囲第１項記
載のCMOSスタテイツクALU。

３ 前記単一トランジスタの各々は、それぞれの
制御信号によつて制御されることを特徴とする請
求の範囲第１項記載のCMOSスタテイツクALU。

４ 前記ノア及びナンド論理手段の出力並びにキ
ヤリ入力からのキヤリ出力を発生するキヤリ発生
回路を具えたことを特徴とする請求の範囲第１項
記載のCMOSスタテイツクALU。

５ 前記蓄積手段は、２個のインバータをバツ
ク・ツー・バツクに接続させたRAMセルを具え
たことを特徴とする請求の範囲第１項記載の
CMOSスタテイツクALU。

６ 第２イクスクルーシブ・ノア手段は、 イクスクルーシブ・オアゲート及びイクスクル
ーシブ・ノアゲートから成り、 各ゲートは、その１入力を第１のイクスクルー
シブ・ノア論理手段の出力に結合させ、その他の
入力をキヤリ入力に結合させ、その出力をRAM
セルの各インバータの１つの入力に結合させたこ
とを特徴とする請求の範囲第５項記載のCMOS
スタテイツクALU。

明細書 本発明は、概括的には演算論理ユニツトに関
し、更に具体的にはCMOSスタテイツク演算論
理ユニツトに関するものである。

演算論理ユニツト（ALU）は、デイジタルコ
ンピユータ・システムにおいて汎用されている。
近年、このALUは同一のチツプ上に集積化され、
マイクロプロセツサの一部を構成するようになつ
ている。従来これらのALUは加算、減算、比較、
右シフト、左シフト及びある種の論理操作を実行
してきた。一方、このALUをマイクロプロセツ
サとして同一の回路上に集積化する場合には、こ
のALUがチツプ上の過大なシリコン領域を占有
しないように、このALUで使用する素子数を極
力少なくすることが望まれる。従つて、ALUを、
小形ではあるが連係マイクロプロセツサで要求さ
れる所望の機能を達成できるようにすることは、
大きな利点である。

従つて、本発明の一つの目的は、ｐチヤンネ
ル・トランジスタよりも多数のｎチヤンネル・ト
ランジスタを備えたCMOSスタテイツクALUを
提供することにある。

本発明の他の目的は、単一の電界効果トランジ
スタを使用して複数入力の１つを選択することが
できるALUを提供することにある。

本発明の更に他の目的は、トランジスタ使用数
の少ない論理ゲートを備えたALUを提供するこ
とにある。

本発明の更に他の目的は、データバスのドライ
ブが可能な一時蓄積用RAMセルを備えたALUを
提供することにある。

発明の概要 本発明の上述した目的及びその他の目的を実現
するに際し、一形式として、複数入力の１つを選
択しかつこの選択した入力をオペランドと論理的
に結合できる演算論理ユニツト（ALU）が提供
される。このALUは、複数入力の１つを選択す
る手段及びこの選択された入力を第１の論理手段
にストローブする手段を備えている。この第１の
論理手段にはオペランドも入力し、これはストロ
ーブされた選択信号と論理的に結合される。この
第１の論理手段の出力は、第２の論理手段によつ
てキヤリ・イン入力と結合される。この第２の論
理手段の出力は一時蓄積手段に結合され、ここか
らクロツク・アウトされるまでここに一時的に蓄
積される。

本発明は添付した請求の範囲に記載されたとお
りのものであるが、本発明自体は図面を参照して
行なう以下の詳細な説明によつて更に良く理解さ
れよう。

【図面の簡単な説明】

第１図は、本発明を構成するALU用の１ビツ
トのデータを処理するのに必要なALU回路を例
示する。

第２図は、第１図示の回路を備えたALUで実
行可能な機能を例示する。

実施例の好適説明 第１図は、演算論理ユニツト（ALU）の１ビ
ツト用回路である。第１図示の回路は、ALUで
処理されるビツト数だけ重複して構成される。こ
のALUで４ビツトを処理する場合には、第１図
示のようなセクシヨンが４個になる。こような
ALUをマルチビツトALUと称することができる
８ビツトALUに対しては第１図示の回路が８倍
重複され、任意の所望数に対しても同様である。
第１図示のような回路を互いに積重ねて所望ビツ
ト数の処理が可能なALUを形成できることが判
ろう。

第１図示のALU部分は、データバス（DB）１
４とそのコンプリメント・データバス（）１
５で例示されるデユアル・バスシステムと組合せ
て使用される。データバス１４上の情報がバツフ
アされたスタテイツクな表示が信号線１０上に存
在しており、データバス１５上の情報がバツフア
されたスタテイツク表示が信号線１１上に出現す
る。このマルチビツトALUにおいては、信号線
１０上に出現するビツトの先行ビツトが信号線１
３上に出現し、一方、信号線１０上に出現するビ
ツトの後続ビツトが信号線１２上に出現する。こ
れは最小限４個の入力を提供し、これからALU
が第１のオペランドを選択する。これら４個の入
力は、選択ビツト（DB_o）、そのコンプリメント
（_o）、選択ビツトの先行ビツト（_o-1）、選
択ビツトの後続ビツト（_o+1）である。これら
４個のビツトのいずれが選択されるかは、信号線
２４乃至２７のそれぞれに出現する４個の制御信
号によつて制御される。制御線２４はシフトレフ
ト（S/L）信号を伝え、制御線２５はＡ信号を伝
え、制御線２６は信号を伝え、また制御線２７
はシフトライト（S/R）信号を伝える。

シフトレフト制御線２４がオンになると、マル
チビツトALU内の全ビツトが１ビツト左方にシ
フトされる。シフトライト制御線２７がオンにな
ると、マルチビツトALU内の全ビツトが１ビツ
ト右方にシフトされる。シフトレフトやシフトラ
イト操作に対しては、信号線１７上の入力Ｂは論
理の“０”レベルに保持され；一方、シフトアン
ド加算操作に対しては、信号線１７はオペランド
Ｂをのせる。信号線２６上の制御信号は、減算
や否定等の操作に使用される。

信号線１３はＮチヤンネル・トランジスタ１９
の一方の主電極（current carrying electrode）
に接続され、このトランジスタのゲート電極は制
御線２４に接続されている。トランジスタ１９の
他方の主電極はノード２３に接続されている。入
力線１０はｎチヤンネル・トランジスタ２０の主
電極に接続され、このトランジスタのゲート電極
は制御線２５に接続されている。トランジスタ２
０の他方の主電極はノード２３に接続されてい
る。信号線１１は、制御線２６にゲート電極が接
続されたトランジスタ２１の主電極に接続されて
いる。トランジスタ２１の他方の主電極ノード２
３に接続されている。入力線１２は、制御線２７
にゲート電極が接続されたトランジスタ２２の主
電極に接続されている。トランジスタ２２の他方
の主電極はノード２３に接続されている。制御線
２４乃至２７はこのALUの他のビツト・セクシ
ヨンの制御にも用いられる。例えば、このALU
の他のビツト・セクシヨンは４ビツト入力を有し
ており、これらから第１のオペランドDB1、
DB1、0（1−１）、2（1＋１）が選
択される。

ノード２３は、ｎチヤンネル・トランジスタ３
２の一方の主電極に接続されている。トランジス
タ３２は、ｐチヤンネル・トランジスタ３２と直
列接続されている。これら直列接続トランジスタ
３１と３２の出力は、これらの間に形成されたノ
ードから取出される。トランジスタ３１と３２の
ゲート電極は、φ２と図示されたタイミング制御
信号を伝える信号線２８に接続されている。ノー
ド２３上に出現する選択された入力は、タイミン
グ制御信号φ２によつてインバータ３４の入力端
子にストローブされる。インバータ３４の入力端
子から電源端子３０にｐチヤンネル・トランジス
タ３３が接続されている。トランジスタ３１の一
方の主電極も電源端子３０に接続されている。イ
ンバータ３４の出力は、トランジスタ３３のゲー
ト電極、オアゲート３６の入力端子及びナンドゲ
ート４２の入力端子に供給される。インバータ３
４の出力が論理の“０”のとき、トランジスタ３
３はインバータ３４とラツチを形成する。

オアゲート３６の第２の入力端子は、この
ALU内に第２のオペランド（Ｂ）を伝える入力
線１７に結合されている。第１のオペランドはノ
ード２３に出現する選択された信号であり得よ
う。制御信号が入力線１０（DB_o）を選択し、
一方、制御信号Ａが入力線１１（_o）を選択す
ることに留意されたい。入力線１１上に出現する
信号は入力線１０上に出現する信号のコンプリメ
ントであるが；この信号がオアゲート３６の出力
端子に達する前にインバータ３４を通過するの
で、所望の極性となる。第１のオペランドＡと第
２のオペランドＢを論理的に結合する典型的な
ALUにおいては、Ａオペランドはインバータ３
４の出力端子に出現し、他方のＢオペランドは入
力線１７上に出現しよう。オアゲート３６の出力
は、ナンドゲート３７の入力端子に結合される。
ナンドゲート３７の第２の入力端子は、機能選択
（S1）線３８に結合される。

ｐチヤンネル・トランジスタ４６、ｎチヤンネ
ル・トランジスタ４４、伝達ゲート４５及びイン
バータ４３によつてイクスクルーシブ・オアゲー
トが形成されている。このインバータ４３の入力
はナンドゲート３７の出力端子、ノアゲート４９
の入力端子及びトランジスタ４４の主電極に接続
されている。このインバータ４３の入力端子は、
伝達ゲート４５の一方の制御入力端子にも結合さ
れている。インバータ４３の出力端子は伝達ゲー
ト４５のｐチヤンネル制御電極及びトランジスタ
４６の主電極に接続されている。伝達ゲート４５
の出力端子は、トランジスタ４６の主電極及びト
ランジスタ４４の主電極に接続されている。伝達
ゲート４５の入力端子は、トランジスタ４４及び
４６のゲート電極、並びにナンドゲート４２の出
力端子に接続されている。伝達ゲート４５は並列
接続されたｎチヤンネル・トランジスタとｐチヤ
ンネル・トランジスタから成る周知形式のもので
あり、ｐチヤンネル・トランジスタのゲート電極
はインバータ４３の出力端子に接続され、ｎチヤ
ンネル・トランジスタのゲート電極はインバータ
４３の入力端子に結合されている。トランジスタ
４４，４６、伝達ゲート４５及びインバータ４３
で形成されるイクスクルーシブ・オアゲートは、
オペランドＡとＢに関する加算結果を与える。こ
のイクスクルーシブ・オアゲートの出力は、ｎチ
ヤンネル・トランジスタ５４，５８のゲート電極
及びトランジスタ５３，５７の一方の主電極に接
続されている。

ナンドゲート４２は、インバータ３４からオペ
ランドＡを受け、信号線１７からオペランドＢを
受け、かつ信号線３９から機能制御入力（S2）
を受ける。このナンドゲート４２の出力は、アン
ドゲート４８の入力端子及びトランジスタ４４，
４６のゲート電極に供給される。ナンドゲート４
８の出力は、ノアゲート４９の入力端子に供給さ
れる。ノアゲート４９は、ナンドゲート３７から
の出力及び信号線４１からの入力も受ける。信号
線４１は論理制御Ｌ信号を伝達するが、この信号
はノアゲート４９で作成されたキヤリ・アウト
（C_OUT）信号を制御する。信号線４１上の制御信
号ＬがローレベルのときにはALUは算術演算を
実行し、一方、信号線４１上の制御信号Ｌがハイ
の論理レベルのときにはALUは論理機能を実行
する。アンドゲート４８は、インバータ５２から
の入力も受ける。このインバータ５２は、信号線
５１上のキヤリ・イン（C_IN）信号を受ける。こ
のキヤリ・イン信号は算術演算用のものであり、
論理操作の間はローに保持される。このキヤリ・
アウトC_OUTは、このマルチビツトALUの次段の
ALU部分のキヤリインC_IN端子に接続される。

ｎチヤンネル・トランジスタ５３と５４からイ
クスクルーシブ・オアゲートが形成されている。
ｎチヤンネル・トランジスタ５７，５８及びイン
バータ５２からイクスクルーシブ・ノアゲートが
形成されている。トランジスタ５５，５９は、上
記イクスクルーシブ・オアゲート、イクスクルー
シブ・ノアゲートの出力をそれぞれ後述するスト
レージ・セルに伝達する。トランジスタ５３のゲ
ート電極は、キヤリ・イン信号線５１に接続され
ている。トランジスタ５３の主電極は、トランジ
スタ５４，５８のゲート電極に接続されている。
トランジスタ５３の他方の主電極は、トランジス
タ５４，５５の主電極に接続されている。トラン
ジスタ５４の第２の主電極は、キヤリ・イン信号
線５１に接続されている。トランジスタ５５の第
２の主電極は、このイクスクルーシブ・オアゲー
トの出力を与える。トランジスタ５５のゲート電
極は信号線５６に接続されており、この信号線
は、信号線２８上に出現するタイミング制御信号
と同一のタイミング制御信号φ２を伝達する。ト
ランジスタ５８は、トランジスタ５４のゲート電
極に接続されたゲート電極、及びインバータ５２
の出力端子に接続された一方の主電極を備えてい
る。トランジスタ５８の他方の主電極は、トラン
ジスタ５７，５９の主電極に接続されている。ト
ランジスタ５７の第２の主電極は、トランジスタ
５４，５８のゲート電極に接続されている。トラ
ンジスタ５７のゲート電極は、インバータ５２の
出力端子に接続されている。トランジスタ５９の
第２の主電極はこのイクスクルーシブ・ノアゲー
トの出力を提供し、これは、インバータ６１の入
力端子及びインバータ６２の出力端子に接続され
る。インバータ６１の出力端子は、インバータ６
２の入力端子及びトランジスタ５５の主電極に接
続され、このトランジスタ５５は、このイクスク
ルーシブ・オアゲートの出力を提供する。インバ
ータ６１及び６２はRAMセルを形成し、これら
は第１図示のALU部分に対する一時蓄積手段と
して用いられる。この一時蓄積手段の出力は、Ｎ
チヤンネル・トランジスタ６３によつてデータバ
ス１４に結合される。この一時蓄積手段は、Ｎチ
ヤンネル・トランジスタ６４を介して、コンプリ
メンタリ・データバス１５にも結合される。トラ
ンジスタ６３及び６４のゲート電極は、データバ
ス制御信号に対する結果又は和を伝達する制御線
６５に接続されている。通常、制御線６５は、
ALUでなされるべき処理が完了し、結果がRAM
セルに蓄積され、そしてこれらの結果をデータバ
ス及びそのコンプリメント・データバス上に転送
する必要が生じたときに、アクチベートされる。
このように、インバータ６１及び６２により形成
される一時蓄積手段がデータバス１４及び１５を
ドライブできる点に留意されたい。

インバータ６１及び６２は、ｎチヤンネル電界
効果トランジスタ６６のゲート電極にも接続され
ている。典型的なALUにおいては、このトラン
ジスタ６６は、このALUの他の部分のRAMセル
にゲート電極が接続された他のトランジスタに直
列い接続される。これら直列接続されたトランジ
スタの一端は信号源に接続され、かつこの直列接
続されたトランジスタはこれらすべてのトランジ
スタがイネーブルされたか否かを決定するために
モニタされる。これらがイネーブルされていれ
ば、各RAMセルの蓄積内容がゼロであることが
示される。これはALUの内容がすべてゼロであ
るか否かの簡単なテストであり、この情報は分岐
命令やある種の演算操作において有用である。ほ
とんどのマイクロプロセツサは、ある種の演算操
作結果がゼロの場合、状態コードレジスタ内にフ
ラグをセツトするように設計されている。

第１図示のALUは、Ａオペランドを与える４
個の入力のうちの１個を選択できる。選択された
入力は、信号線２８上にφ２が出現したときに第
１の論理手段にストローブされ、ここで信号線１
７上に出現する第２のオペランド入力Ｂと論理的
に結合される。好適実施例においては、信号線１
０上に出現する入力はデータバス１４からラツチ
的に結合される。信号線１１上に出現する入力に
ついても同様に、データバス１５からラツチ的に
結合される。入力線１０をデータバス１４に直結
し、また入力線１１をデータバス１５に直結する
ことも可能であるが、ALU処理速度が低下し、
追加された負荷をドライブするためにインバータ
６１及び６２が大型になる。

第２図は、このALUで実行できるいくつかの
機能を例示した表である。この表の左側には、加
算、イクスクルーシブ・オア、アンド、データバ
ス上へのゼロの設定、左シフト、右シフトの各操
作が掲げられている。表中で用いられているＸ
は、該当入力が所望の機能操作に影響を与えるこ
となくどちらの状態をも取り得ることを示してい
る。

第１図示の回路は、全部で50個のトランジスタ
を含んでいる。この総数のうち、31個がｎチヤン
ネル・トランジスタであり、19個がｐチヤンネ
ル・トランジスタである。ｐチヤンネル・トラン
ジスタ数が少なく、基板面積が少くて済むので、
この回路を小型化できる。これはまた、実装効率
を向上させると共に回路の高速動作をも可能とす
る。