JPH0785221B2 - 補数化装置 - Google Patents
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- JPH0785221B2 JPH0785221B2 JP61163934A JP16393486A JPH0785221B2 JP H0785221 B2 JPH0785221 B2 JP H0785221B2 JP 61163934 A JP61163934 A JP 61163934A JP 16393486 A JP16393486 A JP 16393486A JP H0785221 B2 JPH0785221 B2 JP H0785221B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、１の補数表示法もしくは２の補数表記法で表
現された２進値の算術的補数を発生する装置に関する。
現された２進値の算術的補数を発生する装置に関する。
発明の背景 ２進値を補数化する演算、すなわち、正数を負数に、ま
た負数を正数に変える演算は、２進値の表現形式に依存
する。２進値の表現形式として一般に使われるものとし
ては、符号−大きさ形式、１の補数形式および２の補数
形式の３つの異なる表現形式がある。
た負数を正数に変える演算は、２進値の表現形式に依存
する。２進値の表現形式として一般に使われるものとし
ては、符号−大きさ形式、１の補数形式および２の補数
形式の３つの異なる表現形式がある。
符号−大きさの形式の場合、２進値は、Ｎビットの大き
さと１つの符号ビットで表わされ、符号を単に反転させ
ることにより補数化される。
さと１つの符号ビットで表わされ、符号を単に反転させ
ることにより補数化される。
１の補数表示法においては、Ｎビットの数で表わされる
値の範囲は、正の値と負の値の間で等しく分割される。
正数について、最上位ビットは零であって、Ｎ−１の下
位ビットは、ディジタル値の通常の２進表現形式をと
る。しかしながら、負の数については、最上位ビットは
１であり、Ｎ−１の下位ビットについては、ディジタル
値の通常の２進表現形式のビット毎の論理反転形式をと
る。例えば、７ビットから成る１の補数表記法の場合、
ディジタル値56は、0111000で表わされ、−56は、10001
11で表わされる。この表記法および符号−大きさ表記法
の各々においては、ディジタル値０に２つの表現形式が
あるから、これらの表記法はディジタル信号処理におい
て余り使われない。被演算数の一方が０のとき、２つの
場合を用意しなければならないので、算術計算が複雑に
なる。
値の範囲は、正の値と負の値の間で等しく分割される。
正数について、最上位ビットは零であって、Ｎ−１の下
位ビットは、ディジタル値の通常の２進表現形式をと
る。しかしながら、負の数については、最上位ビットは
１であり、Ｎ−１の下位ビットについては、ディジタル
値の通常の２進表現形式のビット毎の論理反転形式をと
る。例えば、７ビットから成る１の補数表記法の場合、
ディジタル値56は、0111000で表わされ、−56は、10001
11で表わされる。この表記法および符号−大きさ表記法
の各々においては、ディジタル値０に２つの表現形式が
あるから、これらの表記法はディジタル信号処理におい
て余り使われない。被演算数の一方が０のとき、２つの
場合を用意しなければならないので、算術計算が複雑に
なる。
２の補数表記法では、０の表現形式は１つだけであるか
ら、ディジタル信号を処理する応用例の場合に都合がよ
い。２の補数表記法による正の数は、１の補数表記法に
よる正の数と同じである。２の補数表記法による負の数
は、対応する正の数の各ビットを反転させ、１を加える
ことにより得られる。先に示した−56は、２つの補数表
記法では1001000となる。
ら、ディジタル信号を処理する応用例の場合に都合がよ
い。２の補数表記法による正の数は、１の補数表記法に
よる正の数と同じである。２の補数表記法による負の数
は、対応する正の数の各ビットを反転させ、１を加える
ことにより得られる。先に示した−56は、２つの補数表
記法では1001000となる。
２の補数表記法において、正の補数を有しない１つの負
数がある。この数は、最上位ビット（符号ビット）が１
であり、それより下位のビットはすべて０である。この
数は、それそのものの補数である。例えば、先に述べた
７ビットのシステムでは、−64という数は1000000で表
わされる。この数の２の補数も1000000である。ディジ
タル信号処理の場合、この変則は、符号−大きさ表記法
および１つの補数表記法における０についての２つの表
現法ほど問題とならない。というのは、最大の負数は０
の数ほど頻繁に生じないからである。従って、この値
は、比較的少ない計算上のオーバーヘッド量で検出さ
れ、比較的容易に処理される（例えば、オーバーフロー
状態として。）。
数がある。この数は、最上位ビット（符号ビット）が１
であり、それより下位のビットはすべて０である。この
数は、それそのものの補数である。例えば、先に述べた
７ビットのシステムでは、−64という数は1000000で表
わされる。この数の２の補数も1000000である。ディジ
タル信号処理の場合、この変則は、符号−大きさ表記法
および１つの補数表記法における０についての２つの表
現法ほど問題とならない。というのは、最大の負数は０
の数ほど頻繁に生じないからである。従って、この値
は、比較的少ない計算上のオーバーヘッド量で検出さ
れ、比較的容易に処理される（例えば、オーバーフロー
状態として。）。
２の補数化動作は、通常、Ｎビットの反転回路と目的に
合った加算器もしくは増分回路を使って行なわれる。反
転回路は、Ｎビットの２進値中のすべての１を０に変
え、すべての０を１に変える。次いで、加算器もしくは
増分器が、反転された２進値に１を加え、元のＮビット
の値の補数を形成する。
合った加算器もしくは増分回路を使って行なわれる。反
転回路は、Ｎビットの２進値中のすべての１を０に変
え、すべての０を１に変える。次いで、加算器もしくは
増分器が、反転された２進値に１を加え、元のＮビット
の値の補数を形成する。
絶対値回路は、補数化回路の或る特定の応用例である。
絶対値回路においては、負の数だけが補数化され、正の
数は変更されないまま送られる。通常の２の補数化回路
を使って絶対値回路を構成すると、正の数について反転
および加算のステップを回避させるための余分の回路が
必要となる。
絶対値回路においては、負の数だけが補数化され、正の
数は変更されないまま送られる。通常の２の補数化回路
を使って絶対値回路を構成すると、正の数について反転
および加算のステップを回避させるための余分の回路が
必要となる。
発明の概要 本発明は、２の補数表記法もしくは１の補数表記法で表
わされる２進数の補数を発生させる回路において具体化
される。本発明の回路は、複数の段を含んでおり、２進
値の大きさを表わす部分の各ビットに対して１つ、符号
ビットに対して１つ含んでいる。各段は、補数化する２
進値の１ビットを受け取るように結合された第１の入力
端子と、桁上げ信号を受け取るように接続された第２の
入力端子を有する排他的ノアゲートを含んでいる。各段
に供給される桁上げ信号は、次に下位のビットを処理す
る段により発生される。大きさを表わす各段は、その段
に供給される桁上げ入力信号およびその段に供給される
２進ビットの反転されたものとを合成することにより桁
上げ出力信号を発生する。
わされる２進数の補数を発生させる回路において具体化
される。本発明の回路は、複数の段を含んでおり、２進
値の大きさを表わす部分の各ビットに対して１つ、符号
ビットに対して１つ含んでいる。各段は、補数化する２
進値の１ビットを受け取るように結合された第１の入力
端子と、桁上げ信号を受け取るように接続された第２の
入力端子を有する排他的ノアゲートを含んでいる。各段
に供給される桁上げ信号は、次に下位のビットを処理す
る段により発生される。大きさを表わす各段は、その段
に供給される桁上げ入力信号およびその段に供給される
２進ビットの反転されたものとを合成することにより桁
上げ出力信号を発生する。
発明の効果 非常に簡単な構成で、或る数を表わす多ビットのディジ
タル値を補数化することができる。
タル値を補数化することができる。
実施例 先に述べたように、Ｎビットの２の補数形式の数は、各
ビットを反転させ、反転した値を１増加させることによ
り得られる。増加の演算は、反転された値の最下位ビッ
トに１を加え、その値のＮ−１の上位ビットを介して桁
上げ信号を送ることにより行なわれる。表Ｉは、この補
数化回路の単一段についての真理表を示す。信号BINは
２進の入力値であり、信号CINはその段に対する桁上げ
入力であり、信号BINは反転された２進入力値であ
り、信号Coutはその段の桁上げ出力（すなわち、２進値
の次に上位のビットを処理する段に対する桁上げ入力信
号。）である。
ビットを反転させ、反転した値を１増加させることによ
り得られる。増加の演算は、反転された値の最下位ビッ
トに１を加え、その値のＮ−１の上位ビットを介して桁
上げ信号を送ることにより行なわれる。表Ｉは、この補
数化回路の単一段についての真理表を示す。信号BINは
２進の入力値であり、信号CINはその段に対する桁上げ
入力であり、信号BINは反転された２進入力値であ
り、信号Coutはその段の桁上げ出力（すなわち、２進値
の次に上位のビットを処理する段に対する桁上げ入力信
号。）である。
本発明において、BINの反転とBINおよびCINの加算は
両方共排他的ノアゲートにより行なわれ、COUT信号は
BINおよびCINの論理積をとることにより得られる。表II
は、この回路の真理表を示す。
両方共排他的ノアゲートにより行なわれ、COUT信号は
BINおよびCINの論理積をとることにより得られる。表II
は、この回路の真理表を示す。
第１図に示す回路は、相補型金属酸化物半導体（以下、
CMOSという。）から成る排他的ノアゲート10、伝送ゲー
ト20、随意に付加される反転回路30を含んでいる。この
回路は、本発明を具体化する補数化回路の１段を構成す
る。Ｎビットから成る数を処理する補数化回路は、第３
図を参照して以下に説明するように、このような段をＮ
個用いる。補数化される２進値の１ビットは、排他的ノ
アゲート10の入力端子Ｂに信号BINとして供給される。
２進値の次に下位のビットを処理する段から発生する桁
上げ信号は、排他的ノアゲート10の入力端子Ｃに信号CI
Nとして供給される。
CMOSという。）から成る排他的ノアゲート10、伝送ゲー
ト20、随意に付加される反転回路30を含んでいる。この
回路は、本発明を具体化する補数化回路の１段を構成す
る。Ｎビットから成る数を処理する補数化回路は、第３
図を参照して以下に説明するように、このような段をＮ
個用いる。補数化される２進値の１ビットは、排他的ノ
アゲート10の入力端子Ｂに信号BINとして供給される。
２進値の次に下位のビットを処理する段から発生する桁
上げ信号は、排他的ノアゲート10の入力端子Ｃに信号CI
Nとして供給される。
信号CINは、Ｐチャネルの金属酸化物半導体（以下、MOS
という。）トランジスタP1およびＮチャネルのMOSトラ
ンジスタN1のゲート電極に供給される。トランジスタP1
のソース電極は相対的に正の動作電位源VDDに接続され
る。トランジスタP1のドレイン電極は、トランジスタN1
のドレイン端子に接続され、トランジスタN1のソース電
極は相対的に負の動作電位源、例えば、大地に接続され
る。このような構成により、トランジスタP1およびN1は
CMOS反転回路を形成する。入力信号は２つのトランジス
タの相互接続されたゲート電極に供給され、反転された
出力信号はトランジスタP1およびN1の相互接続されたド
レイン電極に得られる。トランジスタP1およびN1の相互
接続されたドレイン電極は、排他的ノアゲート10の出力
電極Ｃに接続される。
という。）トランジスタP1およびＮチャネルのMOSトラ
ンジスタN1のゲート電極に供給される。トランジスタP1
のソース電極は相対的に正の動作電位源VDDに接続され
る。トランジスタP1のドレイン電極は、トランジスタN1
のドレイン端子に接続され、トランジスタN1のソース電
極は相対的に負の動作電位源、例えば、大地に接続され
る。このような構成により、トランジスタP1およびN1は
CMOS反転回路を形成する。入力信号は２つのトランジス
タの相互接続されたゲート電極に供給され、反転された
出力信号はトランジスタP1およびN1の相互接続されたド
レイン電極に得られる。トランジスタP1およびN1の相互
接続されたドレイン電極は、排他的ノアゲート10の出力
電極Ｃに接続される。
信号BINは、ＰチャネルのMOSトランジスタP3およびＮチ
ャネルのMOSトランジスタN3の相互接続されたゲート電
極に供給される。トランジスタP3のソース電極は動作電
源DDに接続され、トランジスタP3のドレイン電極はトラ
ンジスタN3のドレイン電極に接続される。トランジスタ
N3のソース電極は接地される。トランジスタP3およびト
ランジスタN3は信号BINを反転させる反転回路として動
作する。反転したBIN信号は排他的ノアゲート10の出力
端子Ｂに得られる。この反転したBIN信号は、Ｎチャ
ネルMOSトランジスタN2のゲート電極に供給される。
ャネルのMOSトランジスタN3の相互接続されたゲート電
極に供給される。トランジスタP3のソース電極は動作電
源DDに接続され、トランジスタP3のドレイン電極はトラ
ンジスタN3のドレイン電極に接続される。トランジスタ
N3のソース電極は接地される。トランジスタP3およびト
ランジスタN3は信号BINを反転させる反転回路として動
作する。反転したBIN信号は排他的ノアゲート10の出力
端子Ｂに得られる。この反転したBIN信号は、Ｎチャ
ネルMOSトランジスタN2のゲート電極に供給される。
トランジスタN2のソース電極は、トランジスタP1および
N1のドレイン電極に接続され、トランジスタN2のドレイ
ン電極は、ＰチャネルMOSトランジスタP4,P5,P6およびP
7を含む通過トランジスタ回路網を介して電源VDDに結合
される。さしあたり、トランジスタP4〜P7をプルアップ
回路網とみなすと、トランジスタN1およびN2は、結線12
に出力を有するナンドゲートとして作動する。ナンド機
能は、トランジスタN1のゲートに供給されるCIN入力信
号およびトランジスタN2のゲートに結合される反転BIN
信号について実行される。
N1のドレイン電極に接続され、トランジスタN2のドレイ
ン電極は、ＰチャネルMOSトランジスタP4,P5,P6およびP
7を含む通過トランジスタ回路網を介して電源VDDに結合
される。さしあたり、トランジスタP4〜P7をプルアップ
回路網とみなすと、トランジスタN1およびN2は、結線12
に出力を有するナンドゲートとして作動する。ナンド機
能は、トランジスタN1のゲートに供給されるCIN入力信
号およびトランジスタN2のゲートに結合される反転BIN
信号について実行される。
同様なナンドゲート構成がＮチャネルトランジスタN3お
よびN4により形成される。トランジスタP1およびN1の共
通ドレイン電極に発生する反転CIN信号はトランジスタN
4のゲート電極に供給される。トランジスタN4のソース
電極はトランジスタN3およびP3のドレイン電極に接続さ
れ、N4のドレインはトランジスタP4〜P7で形成される通
過トランジスタ回路網に結線12により接続される。結線
12における、このゲート構成の出力は、BINおよび反転C
INの論理ナンドである。トランジスタN2およびN4のドレ
イン電極は、排他的ノアゲート10の出力端子OUTに結線1
2により接続される。結線12は、トランジスタN2およびN
4のドレイン電極における信号の論理積を形成する。従
って、排他的ノアゲート10の端子OUTに得られる信号
は、（BIN・CIN）・（BIN・CIN）で表わされ
る。ここで、“”は、論理反転の演算を示し、“・”
は論理積の演算を示す。この表現はＡとＢの排他的ノア
に等しい。
よびN4により形成される。トランジスタP1およびN1の共
通ドレイン電極に発生する反転CIN信号はトランジスタN
4のゲート電極に供給される。トランジスタN4のソース
電極はトランジスタN3およびP3のドレイン電極に接続さ
れ、N4のドレインはトランジスタP4〜P7で形成される通
過トランジスタ回路網に結線12により接続される。結線
12における、このゲート構成の出力は、BINおよび反転C
INの論理ナンドである。トランジスタN2およびN4のドレ
イン電極は、排他的ノアゲート10の出力端子OUTに結線1
2により接続される。結線12は、トランジスタN2およびN
4のドレイン電極における信号の論理積を形成する。従
って、排他的ノアゲート10の端子OUTに得られる信号
は、（BIN・CIN）・（BIN・CIN）で表わされ
る。ここで、“”は、論理反転の演算を示し、“・”
は論理積の演算を示す。この表現はＡとＢの排他的ノア
に等しい。
本発明の実施例において、論理値１は、大地に対して正
の電位である。この電位は、ＰチャネルトランジスタP
4,P5,P6およびP7を含む通過トランジスタ回路網を介し
て結線12に供給される。トランジスタP1およびN1の共通
ドレイン電極からの反転CIN信号はトランジスタP5のゲ
ート電極に供給され、トランジスタP3およびN3の共通ド
レイン電極からの反転BIN信号はトランジスタP4のゲー
ト電極に供給される。トランジスタP5のソース電極は電
源VDDに接続されトランジスタP5のドレイン電極はトラ
ンジスタP4のソース電極に接続される。P4のドレインは
導体12に接続される。トランジスタP4およびP5は、BIN
とCINの両方が論理値１の状態のときにのみ、電源VDDか
らの正電位をトランジスタN2およびN4の相互接続された
ドレイン端子に通す通過トランジスタ・ゲートを形成す
る。
の電位である。この電位は、ＰチャネルトランジスタP
4,P5,P6およびP7を含む通過トランジスタ回路網を介し
て結線12に供給される。トランジスタP1およびN1の共通
ドレイン電極からの反転CIN信号はトランジスタP5のゲ
ート電極に供給され、トランジスタP3およびN3の共通ド
レイン電極からの反転BIN信号はトランジスタP4のゲー
ト電極に供給される。トランジスタP5のソース電極は電
源VDDに接続されトランジスタP5のドレイン電極はトラ
ンジスタP4のソース電極に接続される。P4のドレインは
導体12に接続される。トランジスタP4およびP5は、BIN
とCINの両方が論理値１の状態のときにのみ、電源VDDか
らの正電位をトランジスタN2およびN4の相互接続された
ドレイン端子に通す通過トランジスタ・ゲートを形成す
る。
直列接続されたトランジスタP6とP7は、トランジスタP4
とP5を含む通過トランジスタ・ゲートに並列に接続され
る第２の通過トランジスタ・ゲートを形成する。トラン
ジスタP6とP7のゲート電極は、排他的ノアゲート10の入
力端子ＣおよびＢにそれぞれ接続される。従って、トラ
ンジスタP6とP7は、BINとCINの両方が論理０の状態のと
きにのみ、電源VDDからの正電位を導体12に通す。
とP5を含む通過トランジスタ・ゲートに並列に接続され
る第２の通過トランジスタ・ゲートを形成する。トラン
ジスタP6とP7のゲート電極は、排他的ノアゲート10の入
力端子ＣおよびＢにそれぞれ接続される。従って、トラ
ンジスタP6とP7は、BINとCINの両方が論理０の状態のと
きにのみ、電源VDDからの正電位を導体12に通す。
通過トランジスタ回路網は、出力信号が倫理値１になる
はずの時だけ、排他的ノアゲートの出力を取り出すため
に正電位を供給する。従って、排他的ノアゲートの静的
消費電力はほとんど零である。
はずの時だけ、排他的ノアゲートの出力を取り出すため
に正電位を供給する。従って、排他的ノアゲートの静的
消費電力はほとんど零である。
しかしながら、他の型式のプルアップ回路網を使うこと
も考えられる。例えば、端子VDDに結合されるドレイン
電極および導体12に結合されるゲート電極とソース電極
を有するデプレション形のＮチャネルMOSトランジスタ
（図示せず）で、トランジスタP4〜P7のすべてを置き換
えてもよい。
も考えられる。例えば、端子VDDに結合されるドレイン
電極および導体12に結合されるゲート電極とソース電極
を有するデプレション形のＮチャネルMOSトランジスタ
（図示せず）で、トランジスタP4〜P7のすべてを置き換
えてもよい。
桁上げ出力信号COUTは次のようにして発生する。信号BI
Nおよび端子Ｂからの信号BINの反転されるものは、並
列接続された相補トランジスタP21とN21の各ゲート電極
に供給される。信号CINがトランジスタP21およびN21の
ドレイン／ソースの相互接続された中の一方に結合さ
れ、出力信号COUTはドレイン／ソースの相互接続された
中の他方に得られる。
Nおよび端子Ｂからの信号BINの反転されるものは、並
列接続された相補トランジスタP21とN21の各ゲート電極
に供給される。信号CINがトランジスタP21およびN21の
ドレイン／ソースの相互接続された中の一方に結合さ
れ、出力信号COUTはドレイン／ソースの相互接続された
中の他方に得られる。
信号COUTは、信号CINおよび信号BINの反転したものの論
理積である。BINが１のとき、トランジスタN21およびP2
1はいずれも非導通状態にある。従って、桁上げ出力信
号は論理値０である。しかしながら、BINが０ならば、
トランジスタN21およびP21は導通する。この場合、桁上
げ入力信号CINが伝送され、桁上げ出力信号COUTを形成
する。BINに結合されるゲート電極を有する、もう１つ
のＮチャネルのトランジスタN22がCOUTと大地の間に結
合され、トランジスタP21およびN21が非導通になると
き、COUTを零にする。伝送された信号CINはトランジス
タN21およびP21により抵抗性損失を受け易い。CIN信号
が、このような補数化回路がいくつか連続するビット段
を介してアンドゲート20に直接供給された場合、この抵
抗性損失が累積し、後続の排他的ノアゲート10を駆動す
るのに必要な閾値以下に論理値１の振幅を減少させる。
桁上げ信号を通過させる単一段の構成は端子ＸとＸ′間
の破線で表わされる。基本回路の別の構成例では、桁上
げ信号の信号低下を防ぐために、排他的ノアゲート10
（トランジスタP1およびN1）における反転回路および反
転回路30を介してCIN信号を処理する。反転回路30はＰ
チャネルMOSトランジスタP31とＮチャネルMOSトランジ
スタN31を含んでいる。トランジスタP31およびN31のゲ
ート電極は排他的ノアゲート10の出力端子Ｃに接続さ
れる。トランジスタN31のソース電極は電源VDDに接続さ
れ、トランジスタP31のドレイン電極はトランジスタN31
のドレイン電極に接続される。トランジスタN31のソー
ス電極は接地される。
理積である。BINが１のとき、トランジスタN21およびP2
1はいずれも非導通状態にある。従って、桁上げ出力信
号は論理値０である。しかしながら、BINが０ならば、
トランジスタN21およびP21は導通する。この場合、桁上
げ入力信号CINが伝送され、桁上げ出力信号COUTを形成
する。BINに結合されるゲート電極を有する、もう１つ
のＮチャネルのトランジスタN22がCOUTと大地の間に結
合され、トランジスタP21およびN21が非導通になると
き、COUTを零にする。伝送された信号CINはトランジス
タN21およびP21により抵抗性損失を受け易い。CIN信号
が、このような補数化回路がいくつか連続するビット段
を介してアンドゲート20に直接供給された場合、この抵
抗性損失が累積し、後続の排他的ノアゲート10を駆動す
るのに必要な閾値以下に論理値１の振幅を減少させる。
桁上げ信号を通過させる単一段の構成は端子ＸとＸ′間
の破線で表わされる。基本回路の別の構成例では、桁上
げ信号の信号低下を防ぐために、排他的ノアゲート10
（トランジスタP1およびN1）における反転回路および反
転回路30を介してCIN信号を処理する。反転回路30はＰ
チャネルMOSトランジスタP31とＮチャネルMOSトランジ
スタN31を含んでいる。トランジスタP31およびN31のゲ
ート電極は排他的ノアゲート10の出力端子Ｃに接続さ
れる。トランジスタN31のソース電極は電源VDDに接続さ
れ、トランジスタP31のドレイン電極はトランジスタN31
のドレイン電極に接続される。トランジスタN31のソー
ス電極は接地される。
先に述べたように、端子Ｃに生じる反転CIN信号は、
それ自身反転回路30により反転される。トランジスタP3
1およびN31の相互接続されたドレイン端子に得られる２
度反転された信号は、端子ＸからのCIN信号の代りに端
子Ｘ′に供給される。本実施例においては、信号CINを
バッファ処理する１段は、前状態のCOUT端子から直接CI
Nを通過させる３段毎に使われる。バッファ処理される
段とバッファ処理されない段の相対的配置は、本発明を
実現するために使われる回路および処理方法によって決
まる。この分野の当業者には、或る特定の装置におい
て、バッファ処理される段をどこに配置すればよいかが
容易に分る。
それ自身反転回路30により反転される。トランジスタP3
1およびN31の相互接続されたドレイン端子に得られる２
度反転された信号は、端子ＸからのCIN信号の代りに端
子Ｘ′に供給される。本実施例においては、信号CINを
バッファ処理する１段は、前状態のCOUT端子から直接CI
Nを通過させる３段毎に使われる。バッファ処理される
段とバッファ処理されない段の相対的配置は、本発明を
実現するために使われる回路および処理方法によって決
まる。この分野の当業者には、或る特定の装置におい
て、バッファ処理される段をどこに配置すればよいかが
容易に分る。
第2A図は、バッファ処理されない段と等価な論理ブロッ
ク図であり、第2B図は、第１図に示す回路のバッファ処
理された段と等価な論理ブロック図である。これらの回
路の両方において、信号BINおよびCINは、排他的ノアゲ
ート210の各入力端子ＢおよびＣに供給される。ゲート2
10の出力は端子OUTに得られる。また、排他的ノアゲー
ト210は、その出力端子ＢおよびＣに、BINおよびCI
N信号の反転されたものをそれぞれ発生する。第2A図に
おいて、桁上げ入力信号CINは、アンドゲート220の第１
の入力端子に直接結合され、一方、第2B図において、排
他的ノアゲート210の端子Ｃからの反転されたCIN信号
は、アンドゲート220にバッファ処理されたCIN信号を供
給する反転回路230に結合される。第2A図および第2B図
の回路において、排他的ノアゲート210の出力端子Ｂ
からの反転されたBIN信号はアンドゲート220の第２の入
力端子に供給される。ゲート220は、桁上げ出力信号COU
Tを発生する。この信号は、次に上位のビットを処理す
る段への桁上げ入力信号である。
ク図であり、第2B図は、第１図に示す回路のバッファ処
理された段と等価な論理ブロック図である。これらの回
路の両方において、信号BINおよびCINは、排他的ノアゲ
ート210の各入力端子ＢおよびＣに供給される。ゲート2
10の出力は端子OUTに得られる。また、排他的ノアゲー
ト210は、その出力端子ＢおよびＣに、BINおよびCI
N信号の反転されたものをそれぞれ発生する。第2A図に
おいて、桁上げ入力信号CINは、アンドゲート220の第１
の入力端子に直接結合され、一方、第2B図において、排
他的ノアゲート210の端子Ｃからの反転されたCIN信号
は、アンドゲート220にバッファ処理されたCIN信号を供
給する反転回路230に結合される。第2A図および第2B図
の回路において、排他的ノアゲート210の出力端子Ｂ
からの反転されたBIN信号はアンドゲート220の第２の入
力端子に供給される。ゲート220は、桁上げ出力信号COU
Tを発生する。この信号は、次に上位のビットを処理す
る段への桁上げ入力信号である。
第３図は、第2A図および第2B図に示した段を７個組合わ
せて構成した７ビットの補数化回路を示す。この回路
は、以下に説明するように、１の補数表記法もしくは２
の補数表記法のいずれかで表現される数を補数化するた
めに使われる。
せて構成した７ビットの補数化回路を示す。この回路
は、以下に説明するように、１の補数表記法もしくは２
の補数表記法のいずれかで表現される数を補数化するた
めに使われる。
２進値の最上位ビット、すなわち符号ビットは、排他的
ノアゲート360の入力端子Ｂに信号SIGNとして供給さ
れ、６つの下位ビット（B5〜B0）は、排他的ノアゲート
350,340,330,320,310,300の入力端子Ｂにそれぞれ供給
される。排他的ノアゲート300の入力端子Ｃに供給され
る信号は、補数化される２進値が２の補数表記法もしく
は１の補数表記法であるかにより、論理値１もしくは０
である。排他的ノアゲート300は、この回路により発生
される、補数化された２進値の最初のビットすなわち最
下位ビットである出力信号B0′を発生する。ゲート300
の入力端子Ｃに供給される信号およびゲート300の出力
端子Ｂからの反転されたB0信号は、第１のゲートの桁
上げ出力信号を発生するアンドゲート302に供給され
る。この信号は排他的ノアゲート310の入力端子Ｃに供
給される。入力２進値の第２番目のビットB1は排他的ノ
アゲート310の入力端子Ｂに供給される。排他的ノアゲ
ート310により発生される信号B1′は、補数化された２
進値の第２番目のビットである。
ノアゲート360の入力端子Ｂに信号SIGNとして供給さ
れ、６つの下位ビット（B5〜B0）は、排他的ノアゲート
350,340,330,320,310,300の入力端子Ｂにそれぞれ供給
される。排他的ノアゲート300の入力端子Ｃに供給され
る信号は、補数化される２進値が２の補数表記法もしく
は１の補数表記法であるかにより、論理値１もしくは０
である。排他的ノアゲート300は、この回路により発生
される、補数化された２進値の最初のビットすなわち最
下位ビットである出力信号B0′を発生する。ゲート300
の入力端子Ｃに供給される信号およびゲート300の出力
端子Ｂからの反転されたB0信号は、第１のゲートの桁
上げ出力信号を発生するアンドゲート302に供給され
る。この信号は排他的ノアゲート310の入力端子Ｃに供
給される。入力２進値の第２番目のビットB1は排他的ノ
アゲート310の入力端子Ｂに供給される。排他的ノアゲ
ート310により発生される信号B1′は、補数化された２
進値の第２番目のビットである。
アンドゲート302からの桁上げ信号および排他的ノアゲ
ート310の出力端子Ｂからの反転されたB1は、補数化
回路の第２段への桁上げ信号を発生するアンドゲート31
2に供給される。
ート310の出力端子Ｂからの反転されたB1は、補数化
回路の第２段への桁上げ信号を発生するアンドゲート31
2に供給される。
排他的ノアゲート320およびアンドゲート322は、それぞ
れ排他的ノアゲート310およびアンドゲート310と同じ動
作を行なう。ゲート320は、ゲート312により発生される
桁上げ信号に反転されたビットB2を加えることにより、
補数化された２進値の第３番目のビットB2′を発生す
る。ゲート322は、排他的ノアゲート310により発生され
る反転されたB2信号とアンドゲート312から供給される
桁上げ信号との論理積である桁上げ出力信号を発生す
る。
れ排他的ノアゲート310およびアンドゲート310と同じ動
作を行なう。ゲート320は、ゲート312により発生される
桁上げ信号に反転されたビットB2を加えることにより、
補数化された２進値の第３番目のビットB2′を発生す
る。ゲート322は、排他的ノアゲート310により発生され
る反転されたB2信号とアンドゲート312から供給される
桁上げ信号との論理積である桁上げ出力信号を発生す
る。
先に述べたように、本発明による補数化回路における４
段毎の１段は、２つの反転回路を介して桁上げ入力信号
をバッファ処理することにより復元された論理レベルを
有する桁上げ信号を発生する。排他的ノアゲート330、
反転回路332、アンドゲート334を含む、本発明の補数化
回路の第４番目の段は、バッファ処理段の中の１つであ
る。この第４番目の段は、バッファ処理されない、第
１、第２もしくは第３段のものと論理的には同じもので
ある。排他的ノアゲート330は、補数化された２進値の
４番目のビットである信号B3′を発生し、アンドゲート
330は、補数化回路の第５番目の段への桁上げ信号を発
生する。第2B図を参照して先に述べたように、アンドゲ
ート334に供給される桁上げ入力信号は、排他的ノアゲ
ート330の出力端子Ｃに得られる反転桁上げ信号を反
転回路332に供給することにより発生される。反転回路3
32から発生される信号は、桁上げ入力信号としてアンド
ゲート334に供給される。
段毎の１段は、２つの反転回路を介して桁上げ入力信号
をバッファ処理することにより復元された論理レベルを
有する桁上げ信号を発生する。排他的ノアゲート330、
反転回路332、アンドゲート334を含む、本発明の補数化
回路の第４番目の段は、バッファ処理段の中の１つであ
る。この第４番目の段は、バッファ処理されない、第
１、第２もしくは第３段のものと論理的には同じもので
ある。排他的ノアゲート330は、補数化された２進値の
４番目のビットである信号B3′を発生し、アンドゲート
330は、補数化回路の第５番目の段への桁上げ信号を発
生する。第2B図を参照して先に述べたように、アンドゲ
ート334に供給される桁上げ入力信号は、排他的ノアゲ
ート330の出力端子Ｃに得られる反転桁上げ信号を反
転回路332に供給することにより発生される。反転回路3
32から発生される信号は、桁上げ入力信号としてアンド
ゲート334に供給される。
排他的ノアゲート340およびアンドゲート342を含む本発
明の補数化回路の第５番目の段と、排他的ノアゲート35
0およびアンドゲート352を含む第６番目の段は、いずれ
もバッファ処理されない段であり、先に述べた第１番目
の段と同じである。第５番目の段は、補数化された２進
値の第５番目のビット信号B4′と、反転されたB4信号お
よび第４番目の段から供給される桁上げ信号から第６番
目の段への桁上げ信号を発生する。同様に、第６番目の
段は、補数化された信号Ｂ′と、第５番目の段から供給
される反転されたB5信号および桁上げ信号から第７番、
すなわち符号ビット段への桁上げ信号を発生する。
明の補数化回路の第５番目の段と、排他的ノアゲート35
0およびアンドゲート352を含む第６番目の段は、いずれ
もバッファ処理されない段であり、先に述べた第１番目
の段と同じである。第５番目の段は、補数化された２進
値の第５番目のビット信号B4′と、反転されたB4信号お
よび第４番目の段から供給される桁上げ信号から第６番
目の段への桁上げ信号を発生する。同様に、第６番目の
段は、補数化された信号Ｂ′と、第５番目の段から供給
される反転されたB5信号および桁上げ信号から第７番、
すなわち符号ビット段への桁上げ信号を発生する。
補数化回路の第７番目の段は、補数化された２進値の符
号ビットを発生する。本実施例において、この段は、複
数化されない２進値の最上位ビットと第６番目の段から
発生される桁上げ信号とを合成し、補数化された２進値
の最上位ビットである信号SIGN′を発生する単一の排他
的ノアゲート360である。
号ビットを発生する。本実施例において、この段は、複
数化されない２進値の最上位ビットと第６番目の段から
発生される桁上げ信号とを合成し、補数化された２進値
の最上位ビットである信号SIGN′を発生する単一の排他
的ノアゲート360である。
先に述べたように、第３図に示す回路は、論理値１もし
くは０を排他的ノアゲート300の入力端子Ｃに供給する
ことにより、２の補数表記法もしくは１の補数表記法の
いずれかで表現される値の算術補数を発生するために使
われる。先に、表１と２を参照しながら説明したよう
に、補数化回路の各段は、その入力端子Ｂに供給される
２進のビット信号を反転し、この反転された信号に、入
力端子Ｃに供給される桁上げ信号を加え、次に上位の２
進ビット信号を処理する段に供給される桁上げ信号を発
生する。従って、排他的ノアゲート300の入力端子Ｃに
０が供給されると、０がビット毎に反転された２進値に
加えられ、この補数化回路は１の補数表記法で表わされ
る入力値を補数化する。しかしながら、排他的ノアゲー
ト300の入力端子Ｃに１が供給されると、１がビット毎
に反転された２進値に加えられ、この補数化回路は２の
補数表記法で表わされる入力値を補数化する。
くは０を排他的ノアゲート300の入力端子Ｃに供給する
ことにより、２の補数表記法もしくは１の補数表記法の
いずれかで表現される値の算術補数を発生するために使
われる。先に、表１と２を参照しながら説明したよう
に、補数化回路の各段は、その入力端子Ｂに供給される
２進のビット信号を反転し、この反転された信号に、入
力端子Ｃに供給される桁上げ信号を加え、次に上位の２
進ビット信号を処理する段に供給される桁上げ信号を発
生する。従って、排他的ノアゲート300の入力端子Ｃに
０が供給されると、０がビット毎に反転された２進値に
加えられ、この補数化回路は１の補数表記法で表わされ
る入力値を補数化する。しかしながら、排他的ノアゲー
ト300の入力端子Ｃに１が供給されると、１がビット毎
に反転された２進値に加えられ、この補数化回路は２の
補数表記法で表わされる入力値を補数化する。
以上述べた補数化回路の一応用例は絶対値回路である。
絶対値回路は負の数を補数化するが、正の数は変更しな
いまま通過させる。第４図は、第１図に示す回路に付加
されると、補数化段を、１の補数もしくは２の補数表記
法で表わされる２進数の絶対値を発生するために使われ
る段に変換する回路の略図である。第４図において、伝
送ゲート410は、並列接続されたｎチャネルMOSトランジ
スタN410とＰチャネルMOSトランジスタP410を含んでい
る。桁上げ入力信号CINは、トランジスタN410とP410の
一方のドレイン／ソース結合部に結合される。トランジ
スタN410とP410の他方のドレイン／ソース結合部は、排
他的ノアゲート10の入力端子Ｃに接続される。信号SIGN
とSIGNがトランジスタN410とP410のゲート電極にそれ
ぞれ供給される。信号SIGNは入力２進値の最上位ビット
であり、信号SIGNは、それを論理反転させたものであ
る。信号SIGNは、プルアップ・トランジスタP412のゲー
ト電極にも供給される。トランジスタP412のソース電極
およびドレイン電極は、作動電源VDDおよび排他的ノア
ゲート10の入力端子Ｃにそれぞれ接続される。この構成
により、伝送ゲート410およびプルアップ・トランジス
タ412は、SIGN信号およびCIN信号の論理和である信号
を発生する。
絶対値回路は負の数を補数化するが、正の数は変更しな
いまま通過させる。第４図は、第１図に示す回路に付加
されると、補数化段を、１の補数もしくは２の補数表記
法で表わされる２進数の絶対値を発生するために使われ
る段に変換する回路の略図である。第４図において、伝
送ゲート410は、並列接続されたｎチャネルMOSトランジ
スタN410とＰチャネルMOSトランジスタP410を含んでい
る。桁上げ入力信号CINは、トランジスタN410とP410の
一方のドレイン／ソース結合部に結合される。トランジ
スタN410とP410の他方のドレイン／ソース結合部は、排
他的ノアゲート10の入力端子Ｃに接続される。信号SIGN
とSIGNがトランジスタN410とP410のゲート電極にそれ
ぞれ供給される。信号SIGNは入力２進値の最上位ビット
であり、信号SIGNは、それを論理反転させたものであ
る。信号SIGNは、プルアップ・トランジスタP412のゲー
ト電極にも供給される。トランジスタP412のソース電極
およびドレイン電極は、作動電源VDDおよび排他的ノア
ゲート10の入力端子Ｃにそれぞれ接続される。この構成
により、伝送ゲート410およびプルアップ・トランジス
タ412は、SIGN信号およびCIN信号の論理和である信号
を発生する。
第5A図および第5B図は、絶対値回路において、バッファ
処理されない段とバッファ処理される段の論理ブロック
図をそれぞれ示す。負の数（SIGN＝１）の場合、排他的
ノアゲート510、アンドゲート520および反転回路530
は、先に述べた補数化回路と同じ機能を実行する。この
例では、オアゲート540の第１の入力端子に供給される
SIGN信号は論理値０であり、従って、ゲート540から
供給される出力信号は第２の入力端子に供給されるCIN
信号と同じである。しかしながら、SIGN信号が論理値０
の場合、SIGNは論理値１であり、オアゲート540は信
号CINの値と関係のない論理１の出力信号を発生する。
この論理１の信号が排他的ノアゲート510の入力端子Ｃ
に供給されると、このゲート510はその入力端子Ｂに供
給されるBIN信号と同じ出力信号を発生する。
処理されない段とバッファ処理される段の論理ブロック
図をそれぞれ示す。負の数（SIGN＝１）の場合、排他的
ノアゲート510、アンドゲート520および反転回路530
は、先に述べた補数化回路と同じ機能を実行する。この
例では、オアゲート540の第１の入力端子に供給される
SIGN信号は論理値０であり、従って、ゲート540から
供給される出力信号は第２の入力端子に供給されるCIN
信号と同じである。しかしながら、SIGN信号が論理値０
の場合、SIGNは論理値１であり、オアゲート540は信
号CINの値と関係のない論理１の出力信号を発生する。
この論理１の信号が排他的ノアゲート510の入力端子Ｃ
に供給されると、このゲート510はその入力端子Ｂに供
給されるBIN信号と同じ出力信号を発生する。
第5A図および第5B図に示すオアゲート540は伝送ゲート
を含んでいるから、ゲート540を通過する桁上げ信号
は、第2A図および第2B図のアンドゲート220に関連して
先に説明したのと同様な抵抗損失を受け易い。本実施例
において、これらの抵抗損失が加わっても桁上げ信号の
バッファ処理を加える必要はない。４つの段の中の１つ
の段を介して信号のバッファ処理を行なえば、このよう
な抵抗損失の累積から生じる絶対値により発生される値
における誤りを防止するには十分である。
を含んでいるから、ゲート540を通過する桁上げ信号
は、第2A図および第2B図のアンドゲート220に関連して
先に説明したのと同様な抵抗損失を受け易い。本実施例
において、これらの抵抗損失が加わっても桁上げ信号の
バッファ処理を加える必要はない。４つの段の中の１つ
の段を介して信号のバッファ処理を行なえば、このよう
な抵抗損失の累積から生じる絶対値により発生される値
における誤りを防止するには十分である。
第６図は、７ビットの絶対値回路のブロック図である。
この回路で使用される排他的ノアゲートおよびアンドゲ
ートは、それぞれ第３図に示す排他的ノアゲートもしく
はアンドゲートに対応する。同様に、第６図の反転回路
634は第３図の反転回路332に対応する。また、この絶対
値回路は７つのオアゲートを含んでいる。信号SIGNは排
他的ノアゲート660の入力端子Ｂに供給される。この信
号の反転された信号SIGNはゲート660の出力端子Ｂ
に得られる。このSIGN信号は、オアゲート602、612、
622、632、642、652、662の各々の第１の入力端子に供
給される。第２の補数/1の補数の選択端子からの桁上げ
信号およびアンドゲート604、614、624、636、644、654
から発生される桁上げ出力信号は各オアゲートの第２の
入力端子に供給される。オアゲート602、612、622、63
2、642、652、662は、それぞれ排他的ノアゲート600、6
10、620、630、640、650、660の入力端子Ｃに供給され
る桁上げ信号を選択的に送る。
この回路で使用される排他的ノアゲートおよびアンドゲ
ートは、それぞれ第３図に示す排他的ノアゲートもしく
はアンドゲートに対応する。同様に、第６図の反転回路
634は第３図の反転回路332に対応する。また、この絶対
値回路は７つのオアゲートを含んでいる。信号SIGNは排
他的ノアゲート660の入力端子Ｂに供給される。この信
号の反転された信号SIGNはゲート660の出力端子Ｂ
に得られる。このSIGN信号は、オアゲート602、612、
622、632、642、652、662の各々の第１の入力端子に供
給される。第２の補数/1の補数の選択端子からの桁上げ
信号およびアンドゲート604、614、624、636、644、654
から発生される桁上げ出力信号は各オアゲートの第２の
入力端子に供給される。オアゲート602、612、622、63
2、642、652、662は、それぞれ排他的ノアゲート600、6
10、620、630、640、650、660の入力端子Ｃに供給され
る桁上げ信号を選択的に送る。
絶対値回路に供給される値の符号ビットが論理値１なら
ば、各オアゲートの第１の入力端子に供給されるSIGN
信号は論理値０である。従って、各オアゲートから発生
される信号は第２の入力端子に供給される桁上げ信号と
同じである。このモードでは、絶対値回路は第３図に示
す補数化回路と同じ機能を実行する。しかしながら、絶
対値回路に供給される値が０の符号ビットを有すると、
SIGNは論理値１であり、各オアゲートは関連の排他的
ノアゲートに論理値１を供給する。このモードでは、各
排他的ノアゲートは入力端子Ｂに供給される信号を変更
しないまま通過させるように条付けられる。従って、絶
対値回路は正の数を補数化しない。
ば、各オアゲートの第１の入力端子に供給されるSIGN
信号は論理値０である。従って、各オアゲートから発生
される信号は第２の入力端子に供給される桁上げ信号と
同じである。このモードでは、絶対値回路は第３図に示
す補数化回路と同じ機能を実行する。しかしながら、絶
対値回路に供給される値が０の符号ビットを有すると、
SIGNは論理値１であり、各オアゲートは関連の排他的
ノアゲートに論理値１を供給する。このモードでは、各
排他的ノアゲートは入力端子Ｂに供給される信号を変更
しないまま通過させるように条付けられる。従って、絶
対値回路は正の数を補数化しない。
第６図に示す回路は、オアゲート602、612、622、632、
642、652、662に信号SIGNの代わりに信号SIGNを供給
することにより正の数のみを補数化するように変更する
こともできる。さらに、信号SIGNの代わりに、外部信
号が先に述べたオアゲートの各入力端子に供給される
と、第６図の絶対値回路は選択的に補数化回路として使
うこともできる。２進入力値は、外部信号が０ならば補
数化され、１ならば補数化されない。
642、652、662に信号SIGNの代わりに信号SIGNを供給
することにより正の数のみを補数化するように変更する
こともできる。さらに、信号SIGNの代わりに、外部信
号が先に述べたオアゲートの各入力端子に供給される
と、第６図の絶対値回路は選択的に補数化回路として使
うこともできる。２進入力値は、外部信号が０ならば補
数化され、１ならば補数化されない。
７ビットの補数化回路および７ビットの絶対値回路につ
いて説明したけれども、先に述べた回路の論理拡張によ
り、任意のビット数の回路を構成することができる。ま
た、先に説明した絶対値回路は、符号−大きさの形式で
表現された数を、２の補数もしくは１の補数に変換する
ように簡単に変形することができる。第６図に示す回路
を変更するために、アンドゲート654、排他的ノアゲー
ト660およびオアゲート662を除去する。出力信号SIGN″
は入力信号SIGNから直接取り出され、反転回路（図示せ
ず）が、オアゲート602、612、622、632、642および652
に供給される信号SIGNを発生するために、入力信号SI
GNに結合される。
いて説明したけれども、先に述べた回路の論理拡張によ
り、任意のビット数の回路を構成することができる。ま
た、先に説明した絶対値回路は、符号−大きさの形式で
表現された数を、２の補数もしくは１の補数に変換する
ように簡単に変形することができる。第６図に示す回路
を変更するために、アンドゲート654、排他的ノアゲー
ト660およびオアゲート662を除去する。出力信号SIGN″
は入力信号SIGNから直接取り出され、反転回路（図示せ
ず）が、オアゲート602、612、622、632、642および652
に供給される信号SIGNを発生するために、入力信号SI
GNに結合される。
第１図は、本発明を具体化するＮビットの２進補数化回
路における１ビットを処理−回路例の回路略図である。 第2A図および第2B図は、第１図に示す回路と機能的に等
価な組合わせ論理回路を示す論理ブロック図である。 第３図は、本発明を具体化する７ビットの補数化回路の
論理ブロック図である。 第４図は、本発明を具体化する２進絶対値回路における
１ビットを処理する−回路例を第１図と関連して示す回
路略図である。 第5A図および第5B図は、第１図および第４図に示す回路
と等価な組合わせ論理回路を示す論理ブロック図であ
る。 第６図は、本発明を具体化する７ビットの絶対値回路の
論理ブロック図である。 10……排他的ノアゲート、12……データ出力端子、20…
…アンドゲート、Ｂ……データ入力端子、Ｃ……桁上げ
入力端子、COUT……桁上げ出力端子。
路における１ビットを処理−回路例の回路略図である。 第2A図および第2B図は、第１図に示す回路と機能的に等
価な組合わせ論理回路を示す論理ブロック図である。 第３図は、本発明を具体化する７ビットの補数化回路の
論理ブロック図である。 第４図は、本発明を具体化する２進絶対値回路における
１ビットを処理する−回路例を第１図と関連して示す回
路略図である。 第5A図および第5B図は、第１図および第４図に示す回路
と等価な組合わせ論理回路を示す論理ブロック図であ
る。 第６図は、本発明を具体化する７ビットの絶対値回路の
論理ブロック図である。 10……排他的ノアゲート、12……データ出力端子、20…
…アンドゲート、Ｂ……データ入力端子、Ｃ……桁上げ
入力端子、COUT……桁上げ出力端子。
Claims (2)
- 【請求項１】Ｎビットから成る２進値の各々がその２進
値の極生を表わす符号ビットを有する、前記２進値の算
術的補数を発生するＮ段の補数化装置であって（ここ
で、Ｎは正の整数である）、該補数化装置のそれぞれの
１段が、 前記２進値の１ビットを表わす信号が供給されるデータ
入力端子と、 前記補数化された２進値の対応ビットを表わす信号を発
生するデータ出力端子と、 桁上げ入力信号が供給される桁上げ入力端子と、 桁上げ出力信号を発生する桁上げ出力端子と、 前記データ入力端子に結合される第１の入力電極、前記
桁上げ入力端子に結合される第２の入力電極、および前
記データ出力端子に結合される出力電極を有する第１の
組合わせ論理回路であって、該第１の組合わせ論理回路
の出力関数が、前記桁上げ入力信号および前記データ入
力端子に供給される信号についての論理的排他ノア演算
を与えるものであり、前記データ入力端子に供給される
信号の信号反転を行う信号反転手段を含む、前記第１の
組合わせ論理回路と、 前記信号反転手段の出力に結合される第１の入力電極、
前記桁上げ入力端子に結合される第２の入力電極、およ
び出力電極を有する第２の組合わせ論理回路であって、
該第２の組合わせ論理回路の出力関数が、前記桁上げ入
力信号および前記データ入力端子に供給される信号を論
理的に反転させた信号についての論理的アンド演算を与
えるものである、前記第２の組合わせ論理回路と、 前記第２の組合わせ論理回路の出力電極および前記２進
値の符号ビット信号にそれぞれ結合される第１および第
２の入力電極、および前記桁上げ出力端子に結合される
出力電極を有する第３の組合わせ論理回路であって、前
記符号ビット信号が予め定められる第１の状態にある時
に、供給された値を補数化し、また前記符号ビット信号
が第２の状態にある時に、供給された値を補数化せずに
通過させるように前記補数化装置を条件づける、前記第
３の組合わせ論理回路と、 前記第３の組合わせ論理回路の第２の入力電極に前記２
進値の符号ビットを結合させる手段とを含んでいる、前
記補数化装置。 - 【請求項２】前記符号ビットを結合させる手段が、前記
符号ビットを論理的に反転したものを発生する手段を含
んでいる、特許請求の範囲第１項記載の補数化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US755011 | 1985-07-15 | ||
| US06/755,011 US4709226A (en) | 1985-07-15 | 1985-07-15 | Circuitry for complementing binary numbers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220028A JPS6220028A (ja) | 1987-01-28 |
| JPH0785221B2 true JPH0785221B2 (ja) | 1995-09-13 |
Family
ID=25037332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163934A Expired - Lifetime JPH0785221B2 (ja) | 1985-07-15 | 1986-07-14 | 補数化装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4709226A (ja) |
| EP (1) | EP0209308B1 (ja) |
| JP (1) | JPH0785221B2 (ja) |
| KR (1) | KR940008612B1 (ja) |
| AT (1) | ATE68275T1 (ja) |
| AU (1) | AU589982B2 (ja) |
| CA (1) | CA1246234A (ja) |
| DE (1) | DE3681840D1 (ja) |
| ES (1) | ES2000270A6 (ja) |
| FI (1) | FI862883A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6478029A (en) * | 1987-09-18 | 1989-03-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JP2558739B2 (ja) * | 1987-09-28 | 1996-11-27 | 株式会社東芝 | 絶対値回路 |
| US5307474A (en) * | 1987-09-30 | 1994-04-26 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method for processing literal operand computer instructions |
| JPH0774989B2 (ja) * | 1988-01-18 | 1995-08-09 | 株式会社東芝 | 符号変換回路 |
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1985
- 1985-07-15 US US06/755,011 patent/US4709226A/en not_active Expired - Fee Related
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1986
- 1986-06-25 CA CA000512390A patent/CA1246234A/en not_active Expired
- 1986-07-08 AU AU59831/86A patent/AU589982B2/en not_active Ceased
- 1986-07-08 AT AT86305249T patent/ATE68275T1/de active
- 1986-07-08 DE DE8686305249T patent/DE3681840D1/de not_active Expired - Fee Related
- 1986-07-08 FI FI862883A patent/FI862883A/fi not_active Application Discontinuation
- 1986-07-08 EP EP86305249A patent/EP0209308B1/en not_active Expired - Lifetime
- 1986-07-09 ES ES8600198A patent/ES2000270A6/es not_active Expired
- 1986-07-14 KR KR1019860005678A patent/KR940008612B1/ko not_active IP Right Cessation
- 1986-07-14 JP JP61163934A patent/JPH0785221B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3681840D1 (de) | 1991-11-14 |
| JPS6220028A (ja) | 1987-01-28 |
| FI862883A (fi) | 1987-01-16 |
| EP0209308B1 (en) | 1991-10-09 |
| KR940008612B1 (ko) | 1994-09-24 |
| ATE68275T1 (de) | 1991-10-15 |
| EP0209308A2 (en) | 1987-01-21 |
| AU5983186A (en) | 1987-01-22 |
| FI862883A0 (fi) | 1986-07-08 |
| EP0209308A3 (en) | 1988-07-13 |
| US4709226A (en) | 1987-11-24 |
| KR870001516A (ko) | 1987-03-14 |
| ES2000270A6 (es) | 1988-02-01 |
| CA1246234A (en) | 1988-12-06 |
| AU589982B2 (en) | 1989-10-26 |
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