JPH0580982A - 絶対値回路 - Google Patents
絶対値回路Info
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- JPH0580982A JPH0580982A JP3238534A JP23853491A JPH0580982A JP H0580982 A JPH0580982 A JP H0580982A JP 3238534 A JP3238534 A JP 3238534A JP 23853491 A JP23853491 A JP 23853491A JP H0580982 A JPH0580982 A JP H0580982A
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- circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】
【構成】最下位ビットから順次検索したビット値が最初
に’１’となる第一１ビットを検出する第一１ビット検
出部１を備える。データの極性を判定する符号判定部２
を備える。判定結果が正の場合は入力データの各ビット
値をそのまま出力し、判定結果が負の場合は最下位ビッ
トから第一１ビットまでのビットの各ビット値と第一１
ビットより上位のビットの各ビット値を反転したビット
値とからなるデータを出力するデータ処理部３を備え
る。 【効果】回路構成が簡単でかつ回路規模を小さくでき
る。
に’１’となる第一１ビットを検出する第一１ビット検
出部１を備える。データの極性を判定する符号判定部２
を備える。判定結果が正の場合は入力データの各ビット
値をそのまま出力し、判定結果が負の場合は最下位ビッ
トから第一１ビットまでのビットの各ビット値と第一１
ビットより上位のビットの各ビット値を反転したビット
値とからなるデータを出力するデータ処理部３を備え
る。 【効果】回路構成が簡単でかつ回路規模を小さくでき
る。
Description
【０００１】
【産業上の利用分野】本発明は絶対値回路に関し、特に
ディジタル信号処理回路においてＮ（整数）ビットの２
の補数表現されたデータを絶対値データに変換する絶対
値回路に関する。
ディジタル信号処理回路においてＮ（整数）ビットの２
の補数表現されたデータを絶対値データに変換する絶対
値回路に関する。
【０００２】
【従来の技術】従来のこの種の絶対値回路は、図４に示
すように、データ反転回路１８と加算回路１９と、デー
タ選択回路２０とにより構成されていた。
すように、データ反転回路１８と加算回路１９と、デー
タ選択回路２０とにより構成されていた。
【０００３】データ反転回路１８は、Ｎビットからなる
入力データを、’１’ならば’０’、’０’ならば’
１’のように入力データを反転する入力データのビット
数に応じたＮビットからなる一般的なインバーター回路
である。
入力データを、’１’ならば’０’、’０’ならば’
１’のように入力データを反転する入力データのビット
数に応じたＮビットからなる一般的なインバーター回路
である。
【０００４】加算回路９と、データ選択回路２０につい
ては、日本テキサスインスツルメンツ株式会社から１９
８１年に発行されている。「ザ・バイポーラ・ディジタ
ル・インテグレイテッド・サーキッツ・データ・ブック
・パート（ＴｈｅＢｉｐ−ｏｌａｒ Ｄｉｇｉｔａｌ
Ｉｎｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔｓＤａ−ｔａ
Ｂｏｏｋ ＰＡＲＴ１）」に具体的な構成例が掲載され
ているのでこれを参照する。加算回路１９に関しては、
前記データブックの例えば、７−４２頁に４ビットの加
算回路が３６個のゲート回路による具体的な構成が掲載
されている。またデータ選択回路２０に関しては、前記
データブックの例えば、７−１７０頁に４ビットのデー
タ選択回路が１５個のゲート回路による具体的な構成が
掲載されている。
ては、日本テキサスインスツルメンツ株式会社から１９
８１年に発行されている。「ザ・バイポーラ・ディジタ
ル・インテグレイテッド・サーキッツ・データ・ブック
・パート（ＴｈｅＢｉｐ−ｏｌａｒ Ｄｉｇｉｔａｌ
Ｉｎｔｅｇｒａｔｅｄ ＣｉｒｃｕｉｔｓＤａ−ｔａ
Ｂｏｏｋ ＰＡＲＴ１）」に具体的な構成例が掲載され
ているのでこれを参照する。加算回路１９に関しては、
前記データブックの例えば、７−４２頁に４ビットの加
算回路が３６個のゲート回路による具体的な構成が掲載
されている。またデータ選択回路２０に関しては、前記
データブックの例えば、７−１７０頁に４ビットのデー
タ選択回路が１５個のゲート回路による具体的な構成が
掲載されている。
【０００５】図４に示されている従来の絶対置回路の加
算回路１９及びデータ選択回路２０はＮビットの入力デ
ータに応じたビット構成をしていると考えてよい。
算回路１９及びデータ選択回路２０はＮビットの入力デ
ータに応じたビット構成をしていると考えてよい。
【０００６】次に、絶対値回路の動作について説明す
る。
る。
【０００７】データ入力部に、Ｎビットからなる２の補
数表現されたデータｂが入力された場合このデータｂは
データ選択回路２０及びデータ反転回路１８の各々に入
力される。データ反転回路１８に入力されたデータｂ
は、全ビットがすべて反転されてデータＩｂとして出力
される。このデータ反転回路８から出力されたデータＩ
ｂは、次に加算回路１９に入力される。この加算回路１
９ではデータＩｂの最下位ビットに’１’が加算され出
力する。この加算回路１９からの出力データはデータ選
択回路２０に入力される。
数表現されたデータｂが入力された場合このデータｂは
データ選択回路２０及びデータ反転回路１８の各々に入
力される。データ反転回路１８に入力されたデータｂ
は、全ビットがすべて反転されてデータＩｂとして出力
される。このデータ反転回路８から出力されたデータＩ
ｂは、次に加算回路１９に入力される。この加算回路１
９ではデータＩｂの最下位ビットに’１’が加算され出
力する。この加算回路１９からの出力データはデータ選
択回路２０に入力される。
【０００８】このようにデータｂはＮビットからなる２
の補数表現されたデータの性質上、入力データｂをＮビ
ットすべて反転し、その最下位ビットに’１’を加算す
る事により、入力データｂに対する負数であるデータｂ
ｎを発生することができる。
の補数表現されたデータの性質上、入力データｂをＮビ
ットすべて反転し、その最下位ビットに’１’を加算す
る事により、入力データｂに対する負数であるデータｂ
ｎを発生することができる。
【０００９】つまりこのデータｂとデータｂｎの関係
は、例えば入力データｂの値を＋５とするとデータｂｎ
の値は、−５、データｂの値を−５とするとデータｂｎ
の値は５というように、データｂｎは常にデータｂに対
する負数となる。
は、例えば入力データｂの値を＋５とするとデータｂｎ
の値は、−５、データｂの値を−５とするとデータｂｎ
の値は５というように、データｂｎは常にデータｂに対
する負数となる。
【００１０】このようにデータ選択回路２０には、デー
タｂとデータｂｎが入力され、入力としてある任意の値
の正のデータと負のデータの各々が必ず入力されている
ことになる。そしてデータｂの最上位ビットであるデー
タｂＭすなわち２の補数表現における符号ビットが’
１’か’０’かにより、入力データｂが正のデータか負
のデータかを判断し、データ選択回路２０に入力される
データｂか、データｂｎのいずれか一方のデータを選択
し、常に正のデータであるデータＢを出力する事により
入力データを絶対値変換させ、絶対値回路を実現してい
た。
タｂとデータｂｎが入力され、入力としてある任意の値
の正のデータと負のデータの各々が必ず入力されている
ことになる。そしてデータｂの最上位ビットであるデー
タｂＭすなわち２の補数表現における符号ビットが’
１’か’０’かにより、入力データｂが正のデータか負
のデータかを判断し、データ選択回路２０に入力される
データｂか、データｂｎのいずれか一方のデータを選択
し、常に正のデータであるデータＢを出力する事により
入力データを絶対値変換させ、絶対値回路を実現してい
た。
【００１１】入力データを４ビットとすると、この従来
の絶対値回路の場合には、データ反転回路８に４個のイ
ンバータのゲート回路と、加算回路９に３６個のゲート
回路と、選択回路１０に１５個のゲート回路と合計５５
個のゲート回路が必要であるというものであった。
の絶対値回路の場合には、データ反転回路８に４個のイ
ンバータのゲート回路と、加算回路９に３６個のゲート
回路と、選択回路１０に１５個のゲート回路と合計５５
個のゲート回路が必要であるというものであった。
【００１２】
【発明が解決しようとする課題】上述した従来の絶対値
回路は、たとえば、入力データが４ビットの場合には、
約５５個のゲート回路を必要とするというように、回路
構成が複雑になる上に回路規模が大きくなるという欠点
があった。
回路は、たとえば、入力データが４ビットの場合には、
約５５個のゲート回路を必要とするというように、回路
構成が複雑になる上に回路規模が大きくなるという欠点
があった。
【００１３】
【課題を解決するための手段】本発明の絶対値回路は、
Ｎ（整数）ビットの２の補数表現されたデータを絶対値
データに変換する絶対値回路において、前記Ｎビットの
データの最下位ビットから最上位ビットまでのビット値
を順次検索し前記ビット値が最初に’１’となる第一１
ビットを検出する第一１ビット検出部と、前記Ｎビット
のデータの極性を判定する符号判定部と、前記符号判定
部の判定結果が正の場合は前記Ｎビットのデータの各ビ
ット値をそのまま出力し、前記判定結果が負の場合は前
記最下位ビットから前記第一１ビットまでのビットの各
ビット値と前記第一１ビットより上位のビットの各ビッ
ト値を反転したビット値とからなるデータを出力するデ
ータ処理部とを備えて構成されている。
Ｎ（整数）ビットの２の補数表現されたデータを絶対値
データに変換する絶対値回路において、前記Ｎビットの
データの最下位ビットから最上位ビットまでのビット値
を順次検索し前記ビット値が最初に’１’となる第一１
ビットを検出する第一１ビット検出部と、前記Ｎビット
のデータの極性を判定する符号判定部と、前記符号判定
部の判定結果が正の場合は前記Ｎビットのデータの各ビ
ット値をそのまま出力し、前記判定結果が負の場合は前
記最下位ビットから前記第一１ビットまでのビットの各
ビット値と前記第一１ビットより上位のビットの各ビッ
ト値を反転したビット値とからなるデータを出力するデ
ータ処理部とを備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の絶対値回路の第一の実施例
を示すブロック図である。
を示すブロック図である。
【００１６】本実施例の絶対値回路は、図１に示すよう
に、Ｎビットの入力データの最下位ビットから最上位ビ
ットまでのビット値を順次検索しビット値が最初に’
１’となる第一１ビットを検出する第一１ビット検出部
１と、Ｎビットの入力データの極性を判定する符号判定
部２と、データ処理部３とを備えて構成されている。
に、Ｎビットの入力データの最下位ビットから最上位ビ
ットまでのビット値を順次検索しビット値が最初に’
１’となる第一１ビットを検出する第一１ビット検出部
１と、Ｎビットの入力データの極性を判定する符号判定
部２と、データ処理部３とを備えて構成されている。
【００１７】第一１ビット検出部１は、Ｎビットの入力
データのそれぞれのビット値’１’を検出するＮ個の１
検出回路１１〜１Ｎを有して構成されている。
データのそれぞれのビット値’１’を検出するＮ個の１
検出回路１１〜１Ｎを有して構成されている。
【００１８】符号判定部２は、Ｎビットの入力データの
それぞれのビットに対応するＮ個の符号判定回路２１〜
２Ｎを有して構成されている。
それぞれのビットに対応するＮ個の符号判定回路２１〜
２Ｎを有して構成されている。
【００１９】データ処理部３は、符号判定部２の判定結
果が正の場合は、Ｎビットの入力データの各ビット値を
そのまま出力し、また、判定結果が負の場合は、最下位
ビットから第一１ビットまでのビットの各ビット値と第
一１ビットより上位のビットの各ビット値を反転したビ
ット値とからなるデータを出力するものである。そし
て、Ｎビットの入力データのそれぞれのビットに対応す
るＮ個のデータ処理回路３１〜３Ｎを有して構成されて
いる。
果が正の場合は、Ｎビットの入力データの各ビット値を
そのまま出力し、また、判定結果が負の場合は、最下位
ビットから第一１ビットまでのビットの各ビット値と第
一１ビットより上位のビットの各ビット値を反転したビ
ット値とからなるデータを出力するものである。そし
て、Ｎビットの入力データのそれぞれのビットに対応す
るＮ個のデータ処理回路３１〜３Ｎを有して構成されて
いる。
【００２０】次に、本実施例の動作について説明する。
【００２１】Ｎビットからなる２の補数表現されたデー
タが、この絶対値回路にＮビットの入力データとして入
力ｂ１〜入力ｂＮに入力されたとする。この入力データ
ｂ１〜ｂＮは第一１検出部１及びデータ処理部２へ各々
入力される。
タが、この絶対値回路にＮビットの入力データとして入
力ｂ１〜入力ｂＮに入力されたとする。この入力データ
ｂ１〜ｂＮは第一１検出部１及びデータ処理部２へ各々
入力される。
【００２２】第一１検出部１へ入力された入力データｂ
１〜ｂＮは、各ビットで’１’を検出するために各ビッ
トの’１’検出回路１１〜１Ｎに入力される。そして、
最下位ビットである入力ｂＮから最上位ビットである入
力ｂ１までのビット値を順次検索する。あるビット、例
えば、入力ｂ（Ｎ−１）のビット値が’１’であるとす
ると、入力ｂ（Ｎ−１）より下位ビットである入力ｂＮ
のビット値’１’であり、入力ｂＮが入力された１検出
回路１Ｎは’１’が検出されなかったという不検出信号
ＤＮを、１検出回路１Ｎの上位ビットの１検出回路１
（Ｎ−１）に伝える。
１〜ｂＮは、各ビットで’１’を検出するために各ビッ
トの’１’検出回路１１〜１Ｎに入力される。そして、
最下位ビットである入力ｂＮから最上位ビットである入
力ｂ１までのビット値を順次検索する。あるビット、例
えば、入力ｂ（Ｎ−１）のビット値が’１’であるとす
ると、入力ｂ（Ｎ−１）より下位ビットである入力ｂＮ
のビット値’１’であり、入力ｂＮが入力された１検出
回路１Ｎは’１’が検出されなかったという不検出信号
ＤＮを、１検出回路１Ｎの上位ビットの１検出回路１
（Ｎ−１）に伝える。
【００２３】また１検出回路１Ｎは、符号判定部２の入
力ｂＮに対応するビットの符号判定回路２Ｎに’１’が
検出されなかったことを示す出力信号ｄＮを伝える。
力ｂＮに対応するビットの符号判定回路２Ｎに’１’が
検出されなかったことを示す出力信号ｄＮを伝える。
【００２４】一方、入力ｂ（Ｎ−１）が’１’として与
えられる１検出回路１（Ｎ−１）は、’１’が検出され
たことを示す信号Ｄ（Ｎ−１）を上位の１検出回路１
（Ｎ−２）に与える。各ビットの１検出回路は、下位ビ
ットの検出回路から’１’が検出されたことを示す信号
が与えられた場合には、上位の１検出回路に下位のビッ
トで’１’が検出されたことを示す信号を与える。
えられる１検出回路１（Ｎ−１）は、’１’が検出され
たことを示す信号Ｄ（Ｎ−１）を上位の１検出回路１
（Ｎ−２）に与える。各ビットの１検出回路は、下位ビ
ットの検出回路から’１’が検出されたことを示す信号
が与えられた場合には、上位の１検出回路に下位のビッ
トで’１’が検出されたことを示す信号を与える。
【００２５】また１検出回路１（Ｎ−１）は、符号判定
部２の入力ｂ（Ｎ−１）に対応するビットの符号判定回
路２（Ｎ−１）に’１’が初めて検出されたことを示す
信号ｄ（Ｎ−１）を伝える。また入力ｂ（Ｎ−１）より
上位ビットである入力ｂ２に対応する１検出回路１２と
入力ｂ１に対応する１検出回路１１は、入力ｂ１および
入力ｂ２が’１’であっても’０’であっても、下位ビ
ットからの１検出信号Ｄ３、およびＤ２によって支配さ
れるのでそれぞれ出力信号ｄ２、およびｄ１は共に下位
ビットで’１’が検出されたという信号を符号判定部２
の入力ｂ２，ｂ１に対応するビットの符号判定回路２
２，２１に伝える。
部２の入力ｂ（Ｎ−１）に対応するビットの符号判定回
路２（Ｎ−１）に’１’が初めて検出されたことを示す
信号ｄ（Ｎ−１）を伝える。また入力ｂ（Ｎ−１）より
上位ビットである入力ｂ２に対応する１検出回路１２と
入力ｂ１に対応する１検出回路１１は、入力ｂ１および
入力ｂ２が’１’であっても’０’であっても、下位ビ
ットからの１検出信号Ｄ３、およびＤ２によって支配さ
れるのでそれぞれ出力信号ｄ２、およびｄ１は共に下位
ビットで’１’が検出されたという信号を符号判定部２
の入力ｂ２，ｂ１に対応するビットの符号判定回路２
２，２１に伝える。
【００２６】符号判定部２には、２の補数表現されたＮ
ビット入力データが正であるか負であるかを表わす最上
位ビットデータ、すなわち、符号ビットである入力ｂ１
が与えられ入力信号の極性が示される。
ビット入力データが正であるか負であるかを表わす最上
位ビットデータ、すなわち、符号ビットである入力ｂ１
が与えられ入力信号の極性が示される。
【００２７】ここで、入力ｂ１が’０’の場合、Ｎビッ
ト入力データの極性は正であり、この場合に限っては、
入力ｂ１が、符号判定部２の符号判定回路２１〜２Ｎに
対して入力信号が正の値であることを指示する。符号判
定回路２Ｎ〜２１の出力ＳＮ〜Ｓ１はデータ処理部の各
ビットに対応するデータ処理回路３Ｎ〜３１にＮビット
入力データが正のデータであることを伝える。
ト入力データの極性は正であり、この場合に限っては、
入力ｂ１が、符号判定部２の符号判定回路２１〜２Ｎに
対して入力信号が正の値であることを指示する。符号判
定回路２Ｎ〜２１の出力ＳＮ〜Ｓ１はデータ処理部の各
ビットに対応するデータ処理回路３Ｎ〜３１にＮビット
入力データが正のデータであることを伝える。
【００２８】データ処理回路３Ｎ〜３１は、符号判定部
２から与えられた信号が正のデータであることを示して
いる場合は、Ｎビット入力データをそのまま絶対値デー
タとして出力ＢＮ〜出力Ｂ１に出力する。
２から与えられた信号が正のデータであることを示して
いる場合は、Ｎビット入力データをそのまま絶対値デー
タとして出力ＢＮ〜出力Ｂ１に出力する。
【００２９】また、入力ｂ１が’１’であれば、Ｎビッ
ト入力データの極性は負であり、符号判定部２の２Ｎ〜
２１の出力ＳＮ〜Ｓ１は、第一１検出部１の１検出回路
１Ｎ〜１１の出力ｄＮ〜ｄ１によって次のように制御さ
れる。すなわち、符号判定部２の符号版邸回路２Ｎの出
力ＳＮはデータ処理部３のデータ処理回路３ＮにＮビッ
ト入力データの符号が負であり、かつ入力ｂＮには’
１’が検出されなかったことを示す信号ＳＮを伝え、こ
の信号ＳＮによりデータ処理回路３Ｎは入力ｂＮをその
まま出力する。
ト入力データの極性は負であり、符号判定部２の２Ｎ〜
２１の出力ＳＮ〜Ｓ１は、第一１検出部１の１検出回路
１Ｎ〜１１の出力ｄＮ〜ｄ１によって次のように制御さ
れる。すなわち、符号判定部２の符号版邸回路２Ｎの出
力ＳＮはデータ処理部３のデータ処理回路３ＮにＮビッ
ト入力データの符号が負であり、かつ入力ｂＮには’
１’が検出されなかったことを示す信号ＳＮを伝え、こ
の信号ＳＮによりデータ処理回路３Ｎは入力ｂＮをその
まま出力する。
【００３０】一方’１’が検出された入力ｂ（Ｎ−１）
に対応するデータ処理回路３（Ｎ−１）はＮビット入力
データの極性が負であり、かつ入力ｂＮで’１’が初め
て検出されたことを示す信号Ｓ（Ｎ−１）の伝え、この
信号Ｓ（Ｎ−１）によりデータ処理回路３（Ｎ−１）を
そのまま出力する。
に対応するデータ処理回路３（Ｎ−１）はＮビット入力
データの極性が負であり、かつ入力ｂＮで’１’が初め
て検出されたことを示す信号Ｓ（Ｎ−１）の伝え、この
信号Ｓ（Ｎ−１）によりデータ処理回路３（Ｎ−１）を
そのまま出力する。
【００３１】また、’１’が検出された入力ｂ（Ｎ−
１）より上位の入力データｂ２，ｂ１に対応するデータ
処理回路３２，３１には、Ｎビット入力データの極性が
負であり、かつ入力ｂ１，ｂ２よりも下位のビットに既
に’１’が検出されていることを示す信号Ｓ２，Ｓ１を
伝える。データ処理回路３１，３２は符号判定回路２
１，２２の出力であるＳ１，Ｓ２が、入力データの極性
が負で下位のビットで’１’が検出されたことを示して
いるので、入力ｂ２，ｂ１を反転して出力する。
１）より上位の入力データｂ２，ｂ１に対応するデータ
処理回路３２，３１には、Ｎビット入力データの極性が
負であり、かつ入力ｂ１，ｂ２よりも下位のビットに既
に’１’が検出されていることを示す信号Ｓ２，Ｓ１を
伝える。データ処理回路３１，３２は符号判定回路２
１，２２の出力であるＳ１，Ｓ２が、入力データの極性
が負で下位のビットで’１’が検出されたことを示して
いるので、入力ｂ２，ｂ１を反転して出力する。
【００３２】以上述べた構成により、Ｎビットからなる
２の補数表現されたデータが、この絶対値回路に入力さ
れた場合、データの極性を示す最上位ビットが’０’す
なわち正のデータであれば入力データをそのまま出力す
る。また、最上位ビットが’１’すなわち負のデータで
あれば、下位ビットから順次’１’を検索し、最下位ビ
ットから初めて’１’を検出したビットである第一１ビ
ットまでの各ビットのビット値と第一１ビットより上位
の各ビットのビット値を反転したビット値とからなるデ
ータを出力することによりＮビット入力データを絶対値
に交換する。
２の補数表現されたデータが、この絶対値回路に入力さ
れた場合、データの極性を示す最上位ビットが’０’す
なわち正のデータであれば入力データをそのまま出力す
る。また、最上位ビットが’１’すなわち負のデータで
あれば、下位ビットから順次’１’を検索し、最下位ビ
ットから初めて’１’を検出したビットである第一１ビ
ットまでの各ビットのビット値と第一１ビットより上位
の各ビットのビット値を反転したビット値とからなるデ
ータを出力することによりＮビット入力データを絶対値
に交換する。
【００３３】次に、本発明の第二の実施例について説明
する。
する。
【００３４】図２は、本発明の第二の実施例を示す回路
図である。
図である。
【００３５】本実施例は前述の第一の実施例における入
力ビット数Ｎを４ビットとした４ビットの絶対値回路の
一例を示すものである。
力ビット数Ｎを４ビットとした４ビットの絶対値回路の
一例を示すものである。
【００３６】図２において、本実施例の絶対値回路は、
第一１検出部４と、符号判定部５と、データ処理部６と
を備えて構成されている。
第一１検出部４と、符号判定部５と、データ処理部６と
を備えて構成されている。
【００３７】第一１検出部４は２つのＯＲゲートＯ４
１，Ｏ４２から構成されている。
１，Ｏ４２から構成されている。
【００３８】符号判定部５は、３つのＡＮＤゲートＡ５
１〜Ａ５３から構成されている。
１〜Ａ５３から構成されている。
【００３９】データ処理部６は、３つの排他的論理和ゲ
ートＥ６１〜Ｅ６３から構成されている。
ートＥ６１〜Ｅ６３から構成されている。
【００４０】次に、本実施例の動作について説明する。
【００４１】まず、４ビットの２の補数表現された入力
データｂ１〜ｂ４が入力される。ＯＲゲートＯ４２は、
入力データｂ４，ｂ３が’１’であるかどうかを検索
し、その検出結果の出力ｄ２を出力する。ＯＲゲートＯ
４１は、入力データｂ２とＯＲゲートＯ４２の出力ｄ２
とが入力され’１’であるかどうかを検索し、その検出
結果の出力ｄ１を出力する。このとき、入力データｂ２
より下位のデータが’１’である場合、ＯＲゲートＯ４
１の出力ｄ１は’１’となる。
データｂ１〜ｂ４が入力される。ＯＲゲートＯ４２は、
入力データｂ４，ｂ３が’１’であるかどうかを検索
し、その検出結果の出力ｄ２を出力する。ＯＲゲートＯ
４１は、入力データｂ２とＯＲゲートＯ４２の出力ｄ２
とが入力され’１’であるかどうかを検索し、その検出
結果の出力ｄ１を出力する。このとき、入力データｂ２
より下位のデータが’１’である場合、ＯＲゲートＯ４
１の出力ｄ１は’１’となる。
【００４２】次に、符号判定部５のＡＮＤゲートＡ５１
〜Ａ５３の一方の入力には、入力データの最上位ビット
データｂ１が入力されている。４ビットの入力データの
極性が正、すなわち、入力データｂ１が’０’のとき
は、ＡＮＤゲートＡ５１〜Ａ５３の一方の入力に’０’
が入力されるので、ＡＮＤゲートＡ５１〜Ａ５３の出力
Ｓ１〜Ｓ３はすべて’０’となり、データ処理部６に入
力信号をそのまま出力させる指示を与える。
〜Ａ５３の一方の入力には、入力データの最上位ビット
データｂ１が入力されている。４ビットの入力データの
極性が正、すなわち、入力データｂ１が’０’のとき
は、ＡＮＤゲートＡ５１〜Ａ５３の一方の入力に’０’
が入力されるので、ＡＮＤゲートＡ５１〜Ａ５３の出力
Ｓ１〜Ｓ３はすべて’０’となり、データ処理部６に入
力信号をそのまま出力させる指示を与える。
【００４３】しかし、４ビットの入力データの極性が
負、すなわち、入力データｂ１が’１’のときは、ＡＮ
ＤゲートＡ５１〜Ａ５３の一方の入力に’１’が入力さ
れる。したがって、ＡＮＤゲートＡ５１の出力Ｓ１に
は、第一１検出部４のＯＲゲートＯ４１の検出結果の出
力ｄ１がそのまま出力される。同様に、ＡＮＤゲートＡ
５２の出力Ｓ２には、第一１検出部４のＯＲゲートＯ４
２の検出結果の出力ｄ２がそのまま出力される。ＡＮＤ
ゲートＡ５３の出力Ｓ３には、入力信号ｂ４がそのまま
出力される。すなわち、最下位の入力信号ｂ４は、ＡＮ
ＤゲートＡ５３よりも下位のビットの第一１検出信号と
して用いられる。
負、すなわち、入力データｂ１が’１’のときは、ＡＮ
ＤゲートＡ５１〜Ａ５３の一方の入力に’１’が入力さ
れる。したがって、ＡＮＤゲートＡ５１の出力Ｓ１に
は、第一１検出部４のＯＲゲートＯ４１の検出結果の出
力ｄ１がそのまま出力される。同様に、ＡＮＤゲートＡ
５２の出力Ｓ２には、第一１検出部４のＯＲゲートＯ４
２の検出結果の出力ｄ２がそのまま出力される。ＡＮＤ
ゲートＡ５３の出力Ｓ３には、入力信号ｂ４がそのまま
出力される。すなわち、最下位の入力信号ｂ４は、ＡＮ
ＤゲートＡ５３よりも下位のビットの第一１検出信号と
して用いられる。
【００４４】次に、データ処理部６の排他的論理和ゲー
トＥ６１〜Ｅ６３には、それぞれ、入力データｂ１〜ｂ
３および符号判定回路の出力Ｓ１〜Ｓ３が入力されてい
る。このため、符号判定回路５の判定結果が正であれ
ば、排他的論理和ゲートＥ６１〜Ｅ６３の一方の入力で
ある符号判定回路５のＡＮＤゲートＡ５１〜Ａ５３の出
力Ｓ１〜Ｓ３はすべて’０’となるので、排他的論理和
ゲートＥ６１〜Ｅ６３の出力Ｂ１〜Ｂ３には、４ビット
の入力データｂ１〜ｂ３の値がそのまま絶対値データと
して現れる。
トＥ６１〜Ｅ６３には、それぞれ、入力データｂ１〜ｂ
３および符号判定回路の出力Ｓ１〜Ｓ３が入力されてい
る。このため、符号判定回路５の判定結果が正であれ
ば、排他的論理和ゲートＥ６１〜Ｅ６３の一方の入力で
ある符号判定回路５のＡＮＤゲートＡ５１〜Ａ５３の出
力Ｓ１〜Ｓ３はすべて’０’となるので、排他的論理和
ゲートＥ６１〜Ｅ６３の出力Ｂ１〜Ｂ３には、４ビット
の入力データｂ１〜ｂ３の値がそのまま絶対値データと
して現れる。
【００４５】また、入力信号ｂ１が’１’のときは、符
号判定回路５のＡＮＤゲートＡ５１〜Ａ５３はゲートが
開いた状態となる。すなわち、ＡＮＤゲートＡ５１の出
力Ｓ１には、第一１検出部４のＯＲゲートＯ４１の出力
ｄ１が出力され、ＡＮＤゲートＡ５２の出力Ｓ２には、
ＯＲゲートＯ４２の出力ｄ２が出力され、ＡＮＤゲート
Ａ５３の出力Ｓ３には、入力データｂ４がそのまま出力
される。
号判定回路５のＡＮＤゲートＡ５１〜Ａ５３はゲートが
開いた状態となる。すなわち、ＡＮＤゲートＡ５１の出
力Ｓ１には、第一１検出部４のＯＲゲートＯ４１の出力
ｄ１が出力され、ＡＮＤゲートＡ５２の出力Ｓ２には、
ＯＲゲートＯ４２の出力ｄ２が出力され、ＡＮＤゲート
Ａ５３の出力Ｓ３には、入力データｂ４がそのまま出力
される。
【００４６】つまり、４ビットの入力データｂ１〜ｂ３
の下位ビットから見て、始めて’１’が現れるビットで
ある第一１ビットまでは、データ処理部６の排他的論理
和ゲートの一方の入力には’０’が入力され、入力デー
タがそのまま出力される。また、第一１ビットより上位
のビットには、排他的論理和ゲートの一方の入力に’
１’が入力され、入力データが反転される。
の下位ビットから見て、始めて’１’が現れるビットで
ある第一１ビットまでは、データ処理部６の排他的論理
和ゲートの一方の入力には’０’が入力され、入力デー
タがそのまま出力される。また、第一１ビットより上位
のビットには、排他的論理和ゲートの一方の入力に’
１’が入力され、入力データが反転される。
【００４７】以上の処理により、４ビットの入力データ
ｂ１〜ｂ４の絶対値データＢ１〜Ｂ４が出力される。こ
こで、絶対値データの最下位ビットであるＢ４は、入力
データが正負いずれのデータでも入力データと同一のデ
ータが必ず現れるので、入力データｂ４をそのまま絶対
値データの最下位ビットＢ４として出力される。
ｂ１〜ｂ４の絶対値データＢ１〜Ｂ４が出力される。こ
こで、絶対値データの最下位ビットであるＢ４は、入力
データが正負いずれのデータでも入力データと同一のデ
ータが必ず現れるので、入力データｂ４をそのまま絶対
値データの最下位ビットＢ４として出力される。
【００４８】以上に、４ビットの絶対値回路の実施例に
ついて説明したが、ビット長を拡張する場合には、第一
１検出部４のＯＲゲートＯ４２と、符号判定部５のＡＮ
ＤゲートＡ５２と、データ処理部６の排他的論理和ゲー
トＥ６２の部分を拡張ビット分だけ追加すればよい。
ついて説明したが、ビット長を拡張する場合には、第一
１検出部４のＯＲゲートＯ４２と、符号判定部５のＡＮ
ＤゲートＡ５２と、データ処理部６の排他的論理和ゲー
トＥ６２の部分を拡張ビット分だけ追加すればよい。
【００４９】次に、本発明の第三の実施例について説明
する。
する。
【００５０】図３は、本発明の第三の実施例を示す回路
図である。
図である。
【００５１】本実施例の前述の第二の実施例に対する相
違点は、第一１検出部４の代りにＡＮＤゲートＡ７１〜
Ａ７３からなる第一１検出部７と、符号判定部５の代り
に排他的論理和ゲートＥ８１〜Ｅ８３からなる符号判定
部８と、データ処理部６の代りに排他的論理和ゲートＥ
９１，Ｅ９２からなるデータ処理部９とを備えて構成さ
れていることである。
違点は、第一１検出部４の代りにＡＮＤゲートＡ７１〜
Ａ７３からなる第一１検出部７と、符号判定部５の代り
に排他的論理和ゲートＥ８１〜Ｅ８３からなる符号判定
部８と、データ処理部６の代りに排他的論理和ゲートＥ
９１，Ｅ９２からなるデータ処理部９とを備えて構成さ
れていることである。
【００５２】本実施例の動作は、各構成部の論理回路素
子が異なることによる細部の動作の差異以外は前述の第
二の実施例の場合と同様でありで、説明が重複するので
冗長とならないように省略する。
子が異なることによる細部の動作の差異以外は前述の第
二の実施例の場合と同様でありで、説明が重複するので
冗長とならないように省略する。
【００５３】
【発明の効果】以上説明したように、本発明の絶対値回
路は、最下位ビットから順次検索したビット値が最初
に’１’となる第一１ビットを検出する第一１ビット検
出部と、データの極性を判定する符号判定部と、判定結
果が正の場合は入力データの各ビット値をそのまま出力
し、判定結果が負の場合は最下位ビットから第一１ビッ
トまでのビットの各ビット値と第一１ビットより上位の
ビットの各ビット値を反転したビット値とからなるデー
タを出力するデータ処理部とを備えることにより、回路
構成が簡単でかつ回路規模を小さくできるという効果有
している。
路は、最下位ビットから順次検索したビット値が最初
に’１’となる第一１ビットを検出する第一１ビット検
出部と、データの極性を判定する符号判定部と、判定結
果が正の場合は入力データの各ビット値をそのまま出力
し、判定結果が負の場合は最下位ビットから第一１ビッ
トまでのビットの各ビット値と第一１ビットより上位の
ビットの各ビット値を反転したビット値とからなるデー
タを出力するデータ処理部とを備えることにより、回路
構成が簡単でかつ回路規模を小さくできるという効果有
している。
【図１】本発明の絶対値回路の第一の実施例を示すブロ
ック図である。
ック図である。
【図２】本発明の絶対値回路の第二の実施例を示す回路
図である。
図である。
【図３】本発明の絶対値の第三の実施例を示す回路図で
ある。
ある。
【図４】従来の絶対値回路の一例を示すブロック図であ
る。
る。
１，４，７ 第一１ビット検出部 ２，５，８ 符号判定部 ３，６，９ データ処理部 １１〜１Ｎ １検出回路 １８ データ反転回路 １９ 加算回路 ２０ データ選択回路 ２１〜２Ｎ 符号判定回路 ３１〜３Ｎ データ処理回路 Ａ５１〜Ａ５３，Ａ７１〜Ａ７３ ＡＮＤゲート Ｅ６１〜Ｅ６３，Ｅ８１〜Ｅ８３，Ｅ９１，Ｅ９２
排他的論理和ゲート Ｏ４１，Ｏ４２ ＯＲゲート
排他的論理和ゲート Ｏ４１，Ｏ４２ ＯＲゲート
Claims (3)
- 【請求項１】 Ｎ（整数）ビットの２の補数表現された
データを絶対値データに変換する絶対値回路において、 前記Ｎビットのデータの最下位ビットから最上位ビット
までのビット値を順次検索し前記ビット値が最初に’
１’となる第一１ビットを検出する第一１ビット検出部
と、 前記Ｎビットのデータの極性を判定する符号判定部と、 前記符号判定部の判定結果が正の場合は前記Ｎビットの
データの各ビット値をそのまま出力し、前記判定結果が
負の場合は前記最下位ビットから前記第一１ビットまで
のビットの各ビット値と前記第一１ビットより上位のビ
ットの各ビット値を反転したビット値とからなるデータ
を出力するデータ処理部とを備えることを特徴とする絶
対値回路。 - 【請求項２】 前記第一１ビット検出部は前記最下位ビ
ットである第一のビットとこの第一のビットの次の上位
ビットである第二のビットとの第一の論理和をとる第一
の論理和回路と前記第一の論理和と前記第二のビットの
次の上位ビットである第三のビットとの第二の論理和を
とる第二の論理和回路とを備え、 前記符号判定回路は前記最上位ビットをそれぞれ一方の
入力とし前記第一のビットとの第一の論理積をとる第一
の論理積回路と前記第一の論理和との第二の論理積をと
る第二の論理積回路と前記第二の論理和との第三の論理
積をとる第三の論理積回路とを備え、 前記データ処理部は前記第二のビットと前記第一の論理
積との第一の排他的論理和をとる第一の排他的論理和回
路と前記第三のビットと前記第二の論理積との第二の排
他的論理和をとる第二の排他的論理和回路と前記第三の
ビットの次の上位ビットである第四のビットと前記第三
の論理積との第三の排他的論理和をとる第三の排他的論
理和回路とを備えることを特徴とする請求項４記載の絶
対値回路。 - 【請求項３】 前記符号判定回路は前記最上位ビットを
それぞれ一方の入力とし前記第一のビットとの第四の排
他的論理和をとる第四の排他的論理和回路と前記第二の
ビットとの第五の排他的論理和をとる第五の排他的論理
和回路と前記第三のビットとの第六の排他的論理和をと
る第六の排他的論理和回路とを備え、 前記第一１ビット検出部は前記第四の排他的論理和と前
記第二のビットとの第四の論理積をとる第四の論理積回
路と前記第五の排他的論理和と前記第四の論理積との第
五の論理積をとる第五の論理積回路と前記第六の排他的
論理和と前記第五の論理積との第六の論理積をとる第六
の論理積回路とを備え、 前記データ処理部は前記第四の論理積と前記第五の排他
的論理和との第七の排他的論理和をとる第七の排他的論
理和回路と前記第五の論理積と前記第六の排他的論理和
との第八の排他的論理和のとる第八の排他的論理和回路
とを備えることを特徴とする請求項１記載の絶対値回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238534A JPH0580982A (ja) | 1991-09-19 | 1991-09-19 | 絶対値回路 |
| CA002078704A CA2078704C (en) | 1991-09-19 | 1992-09-21 | Absolute value circuit |
| US07/947,587 US5307061A (en) | 1991-09-19 | 1992-09-21 | Absolute value circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238534A JPH0580982A (ja) | 1991-09-19 | 1991-09-19 | 絶対値回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580982A true JPH0580982A (ja) | 1993-04-02 |
Family
ID=17031682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238534A Pending JPH0580982A (ja) | 1991-09-19 | 1991-09-19 | 絶対値回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5307061A (ja) |
| JP (1) | JPH0580982A (ja) |
| CA (1) | CA2078704C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0164097B1 (ko) * | 1995-06-15 | 1999-01-15 | 조백제 | 병렬 입력 / 직렬 출력 장치 및 그 방법 |
| US8836553B2 (en) * | 2012-10-16 | 2014-09-16 | Broadcom Corporation | DSP reciever with high speed low BER ADC |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634335A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | デ−タ形式変換回路 |
| JPS6484331A (en) * | 1987-09-28 | 1989-03-29 | Toshiba Corp | Absolute value circuit |
| JPH03156530A (ja) * | 1989-11-14 | 1991-07-04 | Canon Inc | 絶対値演算回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3731152A (en) * | 1972-05-25 | 1973-05-01 | Westinghouse Electric Corp | Impedance distance relay |
| US4709226A (en) * | 1985-07-15 | 1987-11-24 | Rca Corporation | Circuitry for complementing binary numbers |
-
1991
- 1991-09-19 JP JP3238534A patent/JPH0580982A/ja active Pending
-
1992
- 1992-09-21 CA CA002078704A patent/CA2078704C/en not_active Expired - Fee Related
- 1992-09-21 US US07/947,587 patent/US5307061A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634335A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | デ−タ形式変換回路 |
| JPS6484331A (en) * | 1987-09-28 | 1989-03-29 | Toshiba Corp | Absolute value circuit |
| JPH03156530A (ja) * | 1989-11-14 | 1991-07-04 | Canon Inc | 絶対値演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5307061A (en) | 1994-04-26 |
| CA2078704C (en) | 1997-09-23 |
| CA2078704A1 (en) | 1993-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |