JPH03156530A - 絶対値演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２の補数コードをサイン・絶対値コードに変換
するために必要な絶対値演算回路に関するものである。

〔従来の技術〕

２の補数コードをサイン・絶対値コードに変換するには
、第３図に示す構成の回路で変換を行う。

同図において、端子３０１から入力されたサインビット
は、そのままの値で端子３０４ヘサインビツトとして出
力されると共に、絶対値演算を行うブロック３０３にも
与えられる。一方、２の補数コードからサインビットを
除いた情報ｎビットが端子３０２より入力され、前記絶
対値演算ブロック３０３に与えられる。絶対値演算ブロ
ック３０３は入力されたサインビット及びｎビットの情
報をもとに絶対値を演算し、それを端子３０５へｎビッ
トの情報として出力する。本発明は、この絶対値演算ブ
ロックの回路構成に関するものである。従来、絶対値演
算回路は第４図のように構成されていた。同図において
４０１はサインビットを入力する端子、４０２はサイン
ビットを除いた２の補数コード（ｎビット）を入力する
端子、４０３はｎビットのデータを反転する反転回路、
４０４はｎビットのデータに１を加算する加算回路、４
０５はセレクタ、４０６は演算された絶対値（ｎビット
）を出力する端子である。

以下、実例を挙げて第４図の回路の動作説明を行う、説
明のためｎｗ４とする。まず第１の例として、０１１０
０（＋１２）という２の補数コードについて考える。

この０１１００という５ビツトの情報において、先頭の
ビット０はサインビットであり、端子４０１に入力され
、セレクタ４０５の切替端子に与えれる。一方、この５
ビツトの情報０１１００からサインビットを除いた残り
の４ビツトの情報１１００は端子４０２から入力され、
反転回路４０３へ与えられると共にセレクタ４０５にも
与えられる。該セレクタ４０５は入力端子４０２からの
信号と加算器４０４からの信号を選択するものであるが
、現在、切替端子にはサインビットとしてＯが入力され
ており、そのため入力端子４０２からの信号が選択され
るようになっている。よって、前記セレクタ４０５の出
力信号は１１００であり、この値が絶対値として端子４
０６に出力される。この１１００を絶対値として見たと
きの値は１２（１０進）であり、入力信号の絶対値と等
しいことが確認出来る。

次に第２の例として１０１００（−１２）という２の補
数コードについて考える。この５ビツトの情報ではサイ
ンビットが１であり、この情報が負であることを示して
いる。前述のようにサインビットは端子４０１から入力
され、セレクタ４０５の切替端子に与えられる。該セレ
クタ４０５は切替端子の信号が１なので加算器４０４の
信号を選択するように働く、一方、５ビツトの情報１０
１００からサインビットを除いた４ビツトの情報０１０
０が端子４０２へ入力され、反転回路４０３へ与えられ
る。該反転回路４０３は入力された４ビツトの情報０１
００の各ビットを反転した１０１１を出力し、加算器４
０４へ送る。

該加算器４０４で１０１１に１が加算されその結果得ら
れる１１００が加算器４０４の出力としてセレクタ４０
５へ送られる。ここで、該セレクタ４０５は加算器４０
４の出力を選択し１１００を出力し、最終的に１１００
が端子４０６から出力される。この値１１００も絶対値
として見ると１２（１０進）であり、入力信号（−１２
）の絶対値に等しいことがわかる。

〔発明が解決しようとしている課題〕

しかしながら、上記従来の絶対値演算回路は、反転回路
、セレクタ以外に加算回路を必要とするので、回路規模
が大きくコストが高い。

また、使用する素子の数が多くなるため信頼性が低下す
る。

さらに、上述の如き加算回路は他の反転回路セレクタに
対してスピードが遅く、演算時間が長くかかるという欠
点があった。

〔課題を解決するための手段〕

上記課題を解決するために、本発明によれば、２の補数
コードで表わされた入力データの絶対値を演算して出力
する絶対値演算回路において、入力される２の補数コー
ドの形式を、Ｓをサインビットとし、ｎを自然数として
、５ａｎａｒｌ−ｔ・・・ａ２　ａ、のｎ＋１ビットデ
ータとするとき、前記サインビットが０か否かを判定す
る第１の判定手段と、前記ａｎ〜ａ、の各ビットに関し
て、当該ビットより下位のビットが全て０であるか否か
を判定する第２の判定手段と、前記ａｎ’−＝８３の各
ビットの反転信号を出力するか非反転信号を出力するか
を選択する選択手段と、前記第１、第２の判定手段の判
定結果に基づいて前記選択手段を制御する制御手段とを
備える。

（作　用） 本発明の絶対値演算回路では、入力される２の補数コー
ドの形式を、Ｓをサインビットとし、ｎを自然数として
、Ｓａ　ｙｌ　ａ　ｎ−＋・・・ａ２　ａｌのｎ＋１ビ
ットデータとするとき、制御手段は、ａ、、〜ａ、の各
ビットに関して、第１の判定手段によってサインビット
が０と判定された場合、または、第２の判定手段によっ
て、当該ビットより下位のビットが全て０であると判定
された場合は、非反転１８号を出力するように選択手段
を制御し、それ以外の場合は、反転信号を出力するよう
に選択手段を制御する。

〔実施例〕

本発明の絶対値演算回路は以下に述べる絶対値演算のた
めのハードウェアアルゴリズムを忠実にハード化したも
のである。

まず説明の準備として、下記のように記号を定める。

Ｓ　ａ　ｎ　ａ　ｎ−１・・”　８２　ａ’　１：　　
（ｎ＋１）ビットの入力信号、Ｓはサインビット ｂ　１１１）　ｎ−＋　・・”　１）　ｘ　１）　ｌ：
上記入力信号の絶対値演算出力 ｊｎｊｎ−１・・・１，１゜ （ａｎａｎ−１・・・ａｌ　ａ、）の２の補数ｄｎｄｎ
−１・・・ｄｌ　　ｄ。

：　　（ａｎ　ａｎ−１”’Ｊｌｘ　ａ　Ｉ）から１を
減じた値 上記記号を用いて従来の絶対値演算アルゴリズムを表わ
すと次のようになる。

くアルゴリズム１〉 ここで（ａｎ・ａｌ）の２の補数（ｔｒｌ・”ｔｔ）は
（Ｌｊｎ−＋　　・・・ｊ！ｊｌ）−１ｎｉｉｎ−ｔ　
　・・・ａｚａｔ）　　＋　１又は、（ｔ、、ｔ＝＋　
・・・ｈｔ＋）＝　（ａｎａｎ−ｔ　−ａｚａｔ　）か
ら求められる。（ｄ７・・・ｄｌ）は（ａｎ・・・ａｔ
）から１を減じた値であり、その算出には、同期式ダウ
ンカウンタ等に使われている一１演算アルゴリズムが通
用できる。以下にそれを示す。

〈−１演算のアルゴリズム〉 ｄ、　　＝ｉｌ。

ｆｏｒ ｉ＝２ ｔ　。

くアルゴリズム２〉 ｆｏｒ　　　　１＝１ ｔ。

ｎｄ 上記アルゴリズムから、ただちに２の補数演算の、アル
ゴリズムが導出できる。

く２の補数演算のアルゴリズム〉 ｔ、＝］、”ａｌ ｆｏｒ　　　　１＝２ ｔ　。

ｎｄ 上記アルゴリズム２に２の補数演算のアルゴリズムを代
入すると、 くアルゴリズム３〉 ｔｏｒ　　　　ｔ＝ｔ ｔ。

ｎｄ 一方、従来の絶対値演算アルゴリズムは次のように書き
直すことができる。

ｎｄ 上記アルゴリズム３を整理すると、 くアルゴリズム４〉 ｂ、　　”　ａｌ ｆｏｒ　　　　ｉ＝２　　　　ｔｏ　　　　ｎｎｄ このアルゴリズム４が本発明の基本であり、これをフロ
ーチャートで示すと第５図のようになる。

以下では、第５図のフローチャートについて説明する。

同図において、Ｓ　ａ、ｌ　ａｙｌ−１”’８２　ａ　
Ｉ　＋　　ｂｎｂｎ−１・−ｂ２ｂ、は上述のアルゴリ
ズム中と同じものを表わしている。また、ｉはり、Ｓ、
Ｂ、から上位へ何ビット目のデータかを表わすサフィッ
クスであり、ｄは着目するビット８凰より下位のビット
（ａ　１−１ａ　ｔ−ｚ・・・ａｔ）がすべてＯである
ときには１、そうでなければ０となるｌビットの変数で
ある。

まず最初にステップ５５０１で初期設定としてｄ＝１．
ｉ＝１とする。次にステップ５５０２でり、Ｓ、Ｂ、を
非反転で出力するためｂｌ　１１１１１８゜（ｉ＝１）
とする。次のステップ５５０３で前回より１つ上位のビ
ットの処理を行う準備としてｌをインクリメントする。

ステップ５０４では、ｄとａ　ｌ−１の反転（Ｍｔ−１
）とのＡＮＤ演算を行い、その結果をｄにまた代入して
いる。

次にステップ５０５では、Ｓ＝１であるか否かと、ｄ＝
１であるか否かとを判断し、いずれかであれば、ステッ
プ５５０６に進み、ａｌを非反転のまま出力（ｂ＋　−
ａｔ　）　Ｌ／、いずれでもなければ、ステップＳ５０
フに進み、ａ、を反転して出力（ｂｌ　＝ａＩ）する。

ここで、ステップ５５０５で、ｄ＝１とは、ステップ５
５０１の初期値と、ステップ５５０４の式より、ｉｉ　
Ｉ　〜ａ　ｌ−１が全て１、すなわち、ａ。

〜ａ　ｌ−１が全て０のことであるから、第５図のフロ
ーチャートが前述のアルゴリズム４をみたしていること
が分かる。

ステップ３５０８では、所定のビット数の処理が終了し
たかを判断し、まだであればステップ５５０３に戻り、
終了していれば処理を終える。

以上、第５図のフローチャートの説明を行ったが、以下
では、アルゴリズム４を忠実にハードウェア化した回路
についての実施例の説明を行う。

第１図は本発明の第１の実施例のブロック構成図である
。

同図において、１０５は２の補数コードで表わされた５
ビツトの入力データのサインビットが入力される端子、
１０１〜１０４は同じ入力データからサインビットを除
く４ビツトのデータがそれぞれ入力される端子、１１０
は入力されたサインビットを反転するＮＯＴ素子、１１
１〜１１３は入力データ中の着目する、ある１ビツトの
信号よりも下位のビットがすべて０であることを検出す
るＮＯＲ素子、１２１〜１２３は着目する当該信号が、
非反転で出力される条件を検出するためのＯＲ素子、１
３１〜１３３は着目する当該信号の反転信号を出力する
際に必要となる反転信号を得るためのＮＯＴ素子、１４
１〜１４３は前記着目信号の反転信号と非反転信号を入
力に持ち、該着目信号を非反転で出力する条件が検出さ
れると、非反転信号を選択し、そうでなければ反転信号
を選択するように動作するセレクタ、１５１〜１５４は
絶対値に変換された値を出力する端子である（但し、出
力端子１５１は入力端子１０１より入力された信号をそ
のまま出力する）。

次に、入力データの実例を挙げて第１図の動作説明を行
う。

まず０１１００（＋１２）という５ビツトの入力データ
について考える。

この場合、サインビットがＯであるから、Ｎ。

Ｔ素子１１０の出力は１となる。これより、ＮＯＲ素子
１１１〜１１３の出力に関わりなく、ＯＲ素子１２１〜
１２３の出力はすべて１となり、セレクタ１４１〜１４
３はすべて非反転信号を選択し出力する。この結果、ｂ
＋　−ａｔ　　（ｉ＝１゜２．３，４．）となり、１１
００が出力される。

この値は入力データの絶対値に等しい。

次に、１０１００（−１２）という入力データについて
考える。

この場合、サインビットが１でＮＯＴ素子１１０の出力
は０となるから、ＯＲ素子１２１〜１２３の出力は前段
ＮＯＲ素子１１１〜１１３の出力と等しくなる。該ＮＯ
Ｒ素子の出力は入力信号ａ　ｒ　、ａ２＋　　ａｓ　に
よフて定まり、ａ重＝０゜ａ２　＝Ｏ，ａ３＝１である
から、ＮＯＲ素子１１１．１１２，１１３の各出力は１
，１．Ｏとなる。これよりＯＲ素子１２１，１２２，１
２３の各出力も１，１．Ｏとなり、セレクタ１４１，１
４２は入力信号の非反転信号をセレクタ１４３は入力信
号の反転信号を出力する。

この結果、ｋ）＋　＝ａ＋　　（１＝１．２．３）。

ｂ、＝ｊ１４となり１１００が出力される。この値もや
はり入力データ（−１２）の絶対値（１２）に等しい。

〔他の実施例〕

本発明の第２の実施例のブロック構成を第２図に示す。

同図において第１図と同一のものには、同一の番号が付
しである。ここで、２１１〜２１４は入力データを反転
するＮＯＴ素子、２２１はａ、より下位のビットである
ａ２とａ、が共に０であることを検出するためのＡＮＤ
素子、２２２はａ４より下位のビットであるａｌ＋８２
およびａ。

がすべてＯであることを検出するためのＡＮＤ素子、２
４１〜２４３はそれぞれ入力データ中の着目するビット
８２〜ａ４を反転あるいは非反転信号にして出力するた
めのＥＸ−ＯＲ素子である。

次に、入力データの実例を挙げて第２図の動作説明を行
う。

まず、０１１００（＋１２）という入力データについて
考える。

この場合、サインビットが０であるから、Ｎ。

Ｔ素子１１０の出力は１となる。これよりＯＲ素子１２
１〜１２３の出力はすべてｌになり、ＥＸ−ＯＲ素子２
４１〜２４３に入力される。ＥＸ−ＯＲ素子は一方の入
力がｌのと籾、他方の入力が反転されて出力されるとい
う性質がある。前記ＥＸ−ＯＲ素子２４１〜２４３の他
方の入力には、端子１０２〜１０４から入力されたａ２
〜ａ４が、ＮＯＴ素子２１２〜２１４で反転されて接続
されている。従って、ａ２〜ａ４はＮＯＴ素子２１２〜
２１４、ＥＸ−ＯＲ素子２４１〜２４３で２重に反転さ
れて、最終的にはそのままの値で出力される。一方、端
子１０１から入力されたａｌはＮＯＴ素子２１１及び２
１５で２重に反転されるので出力はもとの値と等しい、
よって、ｂ４　ｂ３　ｔ）２　ｂｌ　＝ａ４ａ３　ａ２
　ａｌ　＝１１００（１２）となり、入力データ（＋１
２）の絶対値に等しい。

次に１０１００（−１２）という入力データについて考
える。

この場合、サインビットが１でＮＯＴ素子１１０の出力
はＯとなるから、ＯＲ素子１２２〜１２３の出力は前段
のＡＮＤ素子２２１〜２２２の出力と等しくなり、ＯＲ
素子１２１の出力はＮＯＴ素子２１１の出力に等しくな
る。今、端子１０３．１０２，１０１には１００という
データが入力されているから、ＮＯＴ素子２１３゜２１
２．２１１の出力は０１１となっている。

これよりＡＮＤ素子２２２．　２２１の出力はそれぞれ
０．１となり、さらにＯＲ素子１２３゜１２２．１２１
の出力は０，１．１となる。よって、ａ４のみ反転出力
で、他の信号（ａ３＋８２＋ａ、）はすべて２重反転、
すなわち非反転出力となり−ｂ４　ｂ、ｂ、ｂ、＝ａ４
　ａｓ　　ａ、ａ、＝１１００（１２）になる、これは
入力データ（−１２）の絶対値（１２）に等しい。

〔発明の効果〕

２の補数コードで表わされたｎ＋１ビットのデータＳ　
ａ　ｎ　ａ　ｎ−＋・・・ａ２　ａＩの絶対値を演算す
る回路を構成する場合、従来は反転回路、１を加えるた
めの加算回路、セレクタを必要とし、しかも、それらを
従属に接続しなければならなかまたが、本発明によれば
、入力データ中の各ビットに対して、該ビットより下位
のビットがすべてＯかあるいはサインビットが０である
かを判定し、その結果で該ビットの反転、非反転出力を
制御することにより絶対値演算回路を構成できるため、
従来の絶対値演算回路に比べて素子数が少なくなり、コ
ストダウンができ、信頼性も向上するという効果がある
。

また、上記の構成により、演算速度が速くなるという効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック構成を表わす
図、 第２図は本発明の第２の実施例のブロック構成を表わす
図、 第３図は２の補数コードをサイン絶対値コードに変換す
る回路のブロック図、 第４図は従来の絶対値演算回路の例を表わすブロック図
、 第５図は絶対値の演算のフローチャートである。 図中、 １０１〜１０５，３０１，３０２，４０１゜４０２は入
力端子、 １１０、　　１１１．　１３１　〜１３３　。 ２１４はＮＯＴ素子、 １２１〜１２３はＯＲ素子、 １４１〜１４３，４０５はセレクタ、 １５１〜１５４．　３０４．　３０５゜出力端子、 ２２１．２２２はＡＮＤ素子、 ２４１〜２４３はＥＸ−ＯＲ素子、 ３０３は絶対値演算回路、 ４０３は反転回路、 ４０４は加算回路である、 １１〜 ０６は 牛１０ 胃４０

Claims (1)

1. 【特許請求の範囲】 ２の補数コードで表わされた入力データの絶対値を演算
   して出力する絶対値演算回路であって、 入力される２の補数コードの形式を、Ｓをサインビット
   とし、ｎを自然数として、Ｓａ＿ｎａ＿ｎ＿−＿１…ａ
   ＿２ａ＿１のｎ＋１ビットデータとするとき、前記サイ
   ンビットが０か否かを判定する第１の判定手段と、 前記ａ＿ｎ〜ａ＿２の各ビットに関して、当該ビットよ
   り下位のビットが全て０であるか否かを判定する第２の
   判定手段と、 前記ａ＿ｎ〜ａ＿２の各ビットの反転信号を出力するか
   非反転信号を出力するかを選択する選択手段と、 前記第１、第２の判定手段の判定結果に基づいて前記選
   択手段を制御する制御手段とを有することを特徴とする
   絶対値演算回路。