JPS61274425A - デイジタル圧縮回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 リニアコードをμ則コードまたは４則コードに変換する
ディジタル圧縮回路において、リニアコードに定数を加
算して出力を発生するとともにこの定数を切り替えられ
るようにし、加算出力において最初に′１”が現れる位
置を検出するとともにこの検出を行う範囲を切り替えら
れるようにし、加算出力における王位ビットからの“１
”の検出位置までのビット数を計数するとともにこの計
数値をそのまままたは反転して出力することによってμ
コードまたは４則コードのセグメント値を得、′１”の
検出位置に続く所定ビット数の信号を抽出して反転して
またはそのまま出力することによってμ則または４則の
ステップ値を得るようにした。

〔産業上の利用分野〕

本発明はディジタル音声信号を圧縮するためのディジタ
ル圧縮回路に係り、特にリニアコードからなる信号を、
μ則コードと４則コードとに変換する際に、共通の回路
で処理を行うことができるディジタル圧縮回路に関する
ものである。

ＰＣＭ通信の符号器等において、リニアコードからなる
音声信号を通信方式に応じて、μ則コードまたは４則コ
ード：：非直線符号化して、第３図に示すような正、負
の符号を表す最上位の符号ビット１ビツトと、次位のサ
イズを示すセグメント値３ビツト、および最下位のサイ
ズを示すステップ値４ビツトとからなるＰＣＭコードを
作成することが必要となる。本発明はこのような場合の
符号変換の目的に適用されるものである。

〔従来の技術〕

ＰＣＭ通信等においては、ディジタル化された音声信号
を伝送する際の伝送効率を向上させるために、非直線形
の量子化を行って符号長を圧縮して伝送する方法が広く
行われており、この場合の非直線符号化則として、μ則
と４則とが一般に用いられている。

このような非直線符号化を行う場合には、送受信端にお
いてそれぞれリニアコードからμ則もしくは４則コード
への、またはμ則もしくは４則コードからリニアコード
への圧伸変換を行うことが必要であるが、この場合の変
換方法としては、リニアコードとμ則または４則コード
との対応関係を記憶させた涜み出しメモリ（ＲＯＭ）を
用いて、テーブルルックアップ方式で変換を行う方法が
従来多く用いられている。

しかしながら、　ＲＯＭを用いた符号変換方法は処理速
度は速いが、ＲＯＭ自体に上って回路規模が増大すると
いう問題があり、そのため論理演算処理によってこのよ
うな変換を行う方法が用いられるよう（＝なった。

従来、リニアコードからμ則コードまたは４則コードへ
、論理演算処理によって変換を行うディジタル圧縮回路
としては、リニアコードからμ則コードへ、またはリニ
アコードから４則コードへ、それぞれ単一の変換処理を
行うものは既に知られている。

〔発明が解決しようとする問題点〕

しかしながら、リニアコードからμ則コードおよび４則
コードへの変換を、共通に処理することができるディジ
タル圧縮回路は、従来知られていなかった。

本発明はこのような従来技術の問題点？解決しようとす
るものであり、５種類の切替回路を設けることによって
、リニアコードからμ則コードおよび４則コードへの変
換を共通の回路によって処理することができるディジタ
ル圧縮回路を提供することを目的としている。

〔問題点を解決するための手段〕

第４図はリニアコードからμ則コードへの圧縮を行う場
合のアルゴリズムを説明したものであり、第５図はリニ
アコードから４則コードへの圧縮を行う場合のアルゴリ
ズムを説明したものである。

第４図および第５図Ｃ：おいては、ステップ値がＯの場
＆Ｙ　９　ニアなセグメント境界値として、２進数で表
示している。また第４図５二おいてＡはセグメント値、
Ｂはリニアなセグメント境界値、Ｃはセグメント境界値
に定数＆Ｈ２１（１６進表示）全加算した値を示し、第
５図１＝オいてＡはセグメント値、Ｂはリニアなセグメ
ント境界値である。ただし第４図（ｃ）≦；おける境界
値＋＆Ｈ２１の値、および第５図向におけるリニアセグ
メント境界値は、１４ビット目以上（；“１”が立って
いる場合は、Ｔべて一定値“１１１１１０００００００
０’″Ｃ二制限するものとし、従って各図（；おいて１
４ビット目以上はすべて“０”として表示されている。

これら両図から明らかなようにμ則のときは、境界値＋
＆Ｈ２１の値（第４図ｑ）においてＳで示すように、Ｍ
ＳＥから何ビット目に“１″が立っているか１：よって
、一義的にセグメント値（第４図（ＡＪ）を決定するこ
とができ、この場合のステップ値はまた４則のときは、
定数を加算しないで表示した境界値（第５因向）におい
て、同様Ｃ：Ｓで示すようにＭＳＢから何ビット目に“
１″が立っているかによって、一義的にセグメント値（
第５図（個）を決定することができ、ステップ値はその
“１”より下位の４ビツトの値をとればよい。ただしセ
グメント値が“０００″の場合だけは例外であって、第
５図（烏に示される位置からステップ値が得られる。

第１図は本発明の原理的構成を示したものである。

１０１は加算手段であってリニアブー４ドからなる入力
信号に定数を加算して出力を発生する。

１０２は第１の切替手段であって、リニアコードに加算
すべき定数値なμ則または４則に応じて切り替える。

において最初に“１”が現れる位置を検出する。

１０４は第２の切替手段であって、′１”の検出を行う
べき範囲を切り替える。

１０５は計数手段であって、加算手段１０１の出力（：
おける上位ビットから最初の“１”検出位置までのビッ
ト数を計数する。

１０６は所定ビット抽出手段であって、加算手段１０１
の出力における“１”の検出位置に続く所定ビット数の
信号を抽出する。

１０７は第３の切替手段であって、計数手段１０５の計
数出力をそのまままたは反転して出力する。

１０８は第４の切替手段であって、所定ビット抽出手段
１０６の抽出信号を反転してまたはそのまま出力する。

〔作　用〕

第４図および第５図に示すよう（：、リニアコードに定
数（μ則の場合は＆Ｈ２１、４則の場合は０）を加算し
た結果における上位ビットから最初に“１ｎが現れるま
でのビット数はセグメント値に対応しているので、この
ビット数を計数する。またこの“１″の検出位置に続く
所定ビット数の信号はステップ値に対応しているので、
これを抽出する。そして計数値をそのままセグメント値
として出力し抽出値を反転してステップ値として出力す
ることによってμ則コード化された出力が得られる。ま
た計数値を反転してセグメント値として出力し、抽出値
をそのままステップ値として出力することＣ；よって４
則コード化された出力が得られる。

〔実施例〕

第２図は本発明の一実施例を示したものである。

同図において１１はラッチ回路（ＬＴ）、１２は２の補
数回路（ＣＯＭ）、１３は加算器（ＡＤＤ）、１４はセ
レクタ（ＳＥＬ）、１５は制限回路（Ｌ　ＩＭ　）、１
６はシフトレジスタ（ＰＩ３　）、１７はセレクタ（Ｓ
ＥＬ）、１８゜１９はオア回路、２０はカクンタ、２１
．２２は反転回路、２５はセレクタ（ＳＥＬ　）、２４
は反転回路である。

第２図において、セレクタ１４．セレクタ１７゜セレク
タ２３は、μ則コードへの変換を行う場合は（１）の側
へ、４則コードへの変換ン行う場合は（２）の側へ切り
替えられる。

１６ビツトからなり２の補数表示されたリニアコードか
らなる入力信号ＳＬは、ラッチ回路１１に一時記憶され
、２の補数回路１２に加えられて１５ビツトからなる絶
対値の信号を生じる。加算器１３はこの絶対値の信号に
対して、μ則の場合は一定値＆Ｈ２１（１６進表示）を
加算し、４則の場合はＯを加算して１６ビツトの出力を
生じる。制限回路１５は、１４ビット目以上に“１″が
立っていないときは１３ピツトの信号をそのまま出力し
、１４ビット目以上に“１″が立っている場合には一定
値＆Ｈ１ＦＯＯ（１６進表示）に制限して１３ピツトの
出力を生じる。制限回路１５の出力はシフトレジスタ１
６１；ロードされる。

シフトレジスタ１６には、μ則の場合はクロックＣＫ１
が供給され、４則の場合はクロックＣＫ２が供給される
。クロックＣＫｔはシフトレジスタ１６に信号がロード
されたときから８クロツクであり、クロックＣＫ２は尚
じト匂ロックである。カクンタ２０はシフトレジスタ１
６に信号が入力されると同時にリセットされ、クロック
ＣＫ１が供給されるようになっている。シフトレジスタ
１６は信号のＭＳＢから出力し、１ａ１＋１が出力され
るとシフトレジスタ１６およびカワンタ２０に対するク
ロックの供給が停止して、その時の状態が保持される。

この状態でμ則のときはカワンタ２０の３ビツトの出力
をそのままセグメント値とし、シフトレジスタ１６の並
列４ビツト出力の反転信号をステップ値とし、これにラ
ッチ回路１１におけるリニアコードＳＬの符号ビットの
反転信号を符号ビットとして付加することによって、μ
則コードに変換された８ビツトの出力信号ＳＰを得る。

また４則のときは、カクンタ２０の３ビツトの出力を反
転してセグメント値とし、シフトレジスタ１６の並列４
ビツト出力をそのままステップ値とし、リニアコードの
符号ビットの反転信号を符号ビットとして付加すること
によって、４則コードに変換された８ビツトの出力信号
ＳＰを得る。

〔発明の効果〕

以上説明したように本発明のディジタル圧縮回路１：よ
れば、リニアコードから論理演算処理によってμ則コー
ドまたは４則コードに圧縮する際に、共通化された回路
によって処理を行うことができるので、回路構成が簡単
化される。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図。 第３図はＰＣＭコードの構成を示す図、第４図はリニア
コードからμ則コードへの変換アルゴリズムを説明する
図、 第５図はリニアコードから４則コードへの変換アルゴリ
ズムを説明する図である。 １１・・・ラッチ回路（ＬＴ）、 １２・・・２の補数回路（ＣＯＭ）。 １３・・・加算器（ＡＤＤ　）、 １４・・・セレクタ（ＳＥＬ）　。 １５・・・制限回路（ＬＩＭ）、 １６・・・シフトレジスタ（Ｐ／Ｓ　）、１７・・・セ
レクタ（ＳＥＬ　）、 １８　、１９・・・オア回路。 ２０・・・カクンタ、 ２１　、２２・・・反転回路。 ２３・・・セレクタ（ＳＥＬ）、 ２４・・・反転回路

Claims (1)

1. 【特許請求の範囲】 リニアコードに定数を加算して出力を発生する加算手段
   （１０１）と、 該定数値を切り替える第１の切替手段（１０２）と、前
   記加算出力における最初に“１”が現れる位置を検出す
   る位置検出手段（１０３）と、 該検出を行うべき範囲を切り替える第２の切替手段（１
   ０４）と、 前記加算出力における上位ビットから前記検出位置まで
   のビット数を計数する計数手段（１０５）と、前記検出
   位置に続く所定ビット数の信号を抽出する所定ビット抽
   出手段（１０６）と、 前記計数値をそのまままたは反転して出力する第３の切
   替手段（１０７）と、 前記抽出信号を反転しまたはそのまま出力する第４の切
   替手段（１０８）とを具え、前記各切替手段の切り替え
   に応じて 該第５の切替手段の出力にμ則コードまたはＡ則コード
   のセグメント値を得、 該第４の切替手段の出力にμ則コードまたはＡ則コード
   のステップ値を得ることを特徴とするディジタル圧縮回
   路。