JPH02181820A - 符号付きディジット数正負判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル演算器に用いる符号付きデイジッ
ト数正負判定回路に関する。

〔従来の技術〕

符号付きデイジット数は、各桁が２のべき乗の重みを持
ち、−１，０、＋１のいづれかの値を取るような数表環
である。例えば、４桁の符号付きデイジット数（０、−
１，０、＋１）の値はＯｘ２’　＋　＜−１，）Ｘ２２
＋ＯＸ２’　＋　（＋１　）Ｘ２３　＝−３であり、同
様に（０，＋１．−１゜１）の値は、０Ｘ２３　＋　（
＋１）Ｘ２”　＋　（−１）Ｘ２１　＋　（−１）Ｘ２
３　＝ｌである。これらの例からもわかるように、符号
付きデイジット数の正負は、最も上位に位置する非零の
桁が−１か＋１かによって、負であるか正であるかが決
定される。

このように符号付きデイジット数は、２補数表示２進数
のように特定のビット（最上位ビット）により正負を判
定することができない。

従って従来、符号付きデイジット数の正負判定は、第５
図に示す例のように、＋１になっている桁だけが１であ
る２進数と、−１になっている桁だけが１である２進数
との減算を行って、通常の２補数表示２進数に変換する
ことで正負を判定していた。２進数の減算は、公知の通
り２補数の加算によって実現できる。すなわち、符号付
きデイジット数から２補数表示２進数への変換は、加算
回路を用いることにより実現できる。

〔発明が解決しようとする課題〕

この従来の方法では、符号付きデイジット数から２補数
表示２進数への変換に加算回路を必要とするため、ハー
ドウェア量が大きくなってしまう。

本発明の目的は、スイッチ手段と遅延手段からなる簡単
な単位回路の繰り返し構造により構成される符号付きデ
イジット数正負判定回路を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、ｎ（ｎは正整数）ビットレジスタと、
このｎビットレジスタの各ビット出力を入力するように
接続されたｎ個のスイッチ手段と、このスイッチ手段の
各出力を入力する論理和手段を有し、前記ｎ個のスイッ
チ手段の隣合うもの同士のスイッチング制御信号端子か
らなるｎ−１組のスイッチング制御信号端子対の各々を
遅延手段にて接続し、かつ前記ｎ−１組の各スイッチン
グ制御信号端子対の２個のスイッチング制御信号端子の
内、前記ｎビットレジスタのより上位のビット出力に接
続されたスイッチ手段のスイッチング制御信号端子の方
が、前記各々の遅延手段の入力に接続されることにより
得られる第１の回路と、この第１の回路に等しい第２の
回路とを含んで構成されることを特徴とする。

〔作用〕

第１の回路および第２の回路のｎビットレジスタの同位
のビット対によって符号付きデイジット数の１桁を表現
するものとする。例えば、符号付きデイジット数の各桁
の−１，０、＋１を各々、（１，０）、（０，０）、（
０，１）で表現する。

ここで、括弧内第１、第２のビットは、各々第１の回路
、第２の回路のｎビットレジスタが保持するビットとす
る。

この２個のｎビットレジスタのビットを、遅延手段とス
イッチ手段により、最上位ビットから順次かつ同位ビッ
トに対して同時に読み出して行く。

すると、より上位に非零のビットを有するｎビットレジ
スタが属する回路の論理和手段の出力が、他の論理和手
段の出力よりも先に１になる。これを検出することで、
そのビット対が（１，０）、（０，１）のどちらである
か、つまり符号付きデイジット数としては、最上位の非
零の桁が−１であるか＋１であるかが判定可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の構成を示す一実施例のブロック図で
ある。遅延手段、スイッチ手段、論理和手段として具体
的な回路を用いた実施例を次に述べる。

第２図は、本発明の第１の実施例を示す回路図である。

本実施例では、ｎ＝８として、８ビツトレジスタを用い
ている。また、特許請求の範囲の請求項に述べたスイッ
チ手段としてＡＮＤゲート３１〜３８とＡＮＤゲート７
１〜７８を、遅延手段として直列に接続したインバータ
対４１〜４７のインバータ対８１〜８７を、論理和手段
として８人力のＯＲゲート２１とＯＲゲート６１を用い
ている。

符号付きデイジット数の−１，０、＋１の各々を、ビッ
ト対として（１，０）、（０，０）、（０，１）で表現
する。ここで、括弧内第１のビットを、第２図の第１の
回路１の８ビツトレジスタ１１の各ビットで表現し、括
弧内第２のビットを５同図の第２の回路２の８ビツトレ
ジスタ５１の各ビットで表現するものとする。例として
、第１の回路１の８ビツトレジスタ１１に、００１０１
０００が保持され、第２の回路２の８ビツトレジスタ５
１に、０００１０１０１が保持されている場合、すなわ
ち、これら２個の８ビツトレジスタ対により保持される
８桁の符号付きデイジット数が（０，０、−１、＋１、
−１、＋１．０、＋１）であり、１０進数としての値が
−１９の場合を説明する。

また、インバータ対４１〜４７およびインバータ対８１
〜８７の遅延時間をｔｐｄｌ、ＡＮＤゲート３１〜３８
およびＡＮＤゲート７１〜７８の遅延時間をｔｐｄ２、
ＯＲゲート２１およびＯＲゲート６１の遅延時間をｊ　
ｐｄ３とし、時間１＝０に、スイッチング制御信号端子
１５０にパルスを印加するものとする。

第１の回路１においては、８ビツトレジスタ１１の最上
位ビットから３番目のビットに最上位の１がある。この
場合、スイッチング制御信号端子１５０に印加したパル
スが、上位２個のインバータ対４７および４６、左より
３番目のＡＮＤゲート３６、ＯＲゲート２１を伝撤し、
その出力が１となる９従って、その伝搬時間である２ｔ
ｐｄ□＋ｔ　ｐｄ２＋ｔ　ｐｄ３の後、つまりｔ＝　ｔ
＋　＝２　ｊ＋＞ｄｉｆ　ｔ　ｐｄ□＋ｊ　ｐｄ３でＯ
Ｒゲート２１の出力が１となる。一方、第２の回路２に
おいては、８ビツトレジスタ５１の最上位ビットから４
番目のビットに最上位の１があるので、スイッチング制
御信号端子１５０に印加したパルスが、上位３個のイン
バータ対８７．８６および８５、左より４番目のＡＮＤ
ゲート７５、ＯＲゲート６１を伝搬し、その出力が１と
なる。従って、その伝搬時間である３　ｊ　ｐｄｌ　＋
　ｔ　ｐｄ２　＋　ｊ　ｐｄ３の後、つまり１＝１２＝
　３　ｔ　ｐｄｌ　＋　’Ｉ−ｏａ２＋　ｊ　ｐｄ３で
ＯＲゲート２１の出力が１となる。結果として、第１の
回路１のＯＲゲート２１の出力が第２の回路２のＯＲゲ
ート６１の出力よりも、ｔ２−ｔ　１＝ｔｐｄ＋だけ早
く１となる。以上より、より上位に最上位の１を有する
８ビツトレジスタは、第１の回路１の８ビツトレジスタ
１１であり、前記した符号付きデイジット数の表現方法
から、符号付きデイジット数としての最上位の非零は−
１であることがわかる。

つまり、この符号付きデイジット数は負であることが判
定できる。

２個のＯＲケート２１．６１の出力のどちらが先に１に
なるかを判定する回路、つまり２人力のどちらが先に１
−になるかを検出する回路の一例を次に説明する。

第３図（ａ）は、２人力のどちらが先に１になるかを検
出する回路の回路図であり、第３図（ｂ）は第３図（ａ
）に用いられている公知なＲＳフリップフロップの真理
値表である。

先ず、初期状態にするためにリセット端子２０９に１を
入力してＲＳフリップフロップ２０２．２０６のＱ出力
２０４．２０８をＯにリセットする。ＲＳフリップフロ
ップ２０２のＳ入力２０１とＲＳフリップフロップ２０
６のＳ入力２０５で、前者に先に１が入力されたとする
と、そのＱ出力２０４が１となる。ＲＳフリップフロッ
プ２０２のＳ入力２０１に遅れて、ＲＳフリップフロッ
プ２０６のＳ入力２０５に１が入力されても、Ｑ出力２
０４がＯＲゲート２０７を通してＲＳフリップフロップ
２０６のリセット端子に入力されるため、強制的にこれ
をリセットする。結果として、ＲＳフリップフロップ２
０２のＱ出力２０４は１を保持し、ＲＳフリップフロッ
プ２０６のＱ出力２０８はＯを保持することとなる。

第４図は、本発明の第２の実施例を示す回路図である。

本実施例では、ｎ＝８として、８ビツトレジスタを用い
ている。また、特許請求の範囲の請求項に述べたスイッ
チ手段として、トランスファーゲート１３１〜１３８と
トランスファーゲート１７１〜１７８を、遅延手段とし
て直列に接続したインバータ対１４１〜１４７とインバ
ータ対１８１〜１８７を、論理和手段とし、ワイヤード
オア１２１．１６１を用いている。本実施例は、第２図
に示した実施例と、スイッチ手段と論理和手段の実施方
法が異なるだけで、符号付きデイジット数の正負判定の
動作は第２図に示した実施例と、同様である。

〔発明の効果〕。

本発明は以上に説明したように、符号付きデイジット数
を２補数表示２進数に変換することなく、その正負を判
定できる回路を提供する。しかも、スイッチ手段と遅延
手段とからなる簡単な単位回路を繰り返し接続すること
により構成されるため、扱うべき符号付きデイジット数
の桁数が変化しても、容易に回路の設計ができるという
効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の第１の実施例を示す図、第３図は２人力
のどちらが先に１になるかを検出する回路例の回路図、
第４図は本発明の第２の実施例を示す回路図、第５図は
符号付きデイジット数から２補数表示２進数への変換法
を説明する図である。 １・・・第１の回路、２・・・第２の回路、３・・・ス
イッチ手段、４・・・第１の回路、１０・・・ｎビット
レジスタ、２０・・・論理和手段、５０・・・スイッチ
ング制御信号端子。

Claims (1)

【特許請求の範囲】
1. ｎ（ｎは正整数）ビットレジスタと、このｎビットレジ
   スタの各ビット出力を入力するように接続されたｎ個の
   スイッチ手段と、このスイッチ手段の各出力を入力する
   論理和手段を有し、前記ｎ個のスイッチ手段の隣合うも
   の同士のスイッチング制御信号端子からなるｎ−１組の
   スイッチング制御信号端子対の各々を遅延手段にて接続
   し、かつ前記ｎ−１組の各スイッチング制御信号端子対
   の２個のスイッチング制御信号端子の内、前記ｎビット
   レジスタのより上位のビット出力に接続されたスイッチ
   手段のスイッチング制御信号端子の方が、前記各々の遅
   延手段の入力に接続されることにより得られる第１の回
   路と、この第１の回路に等しい第２の回路とを含むこと
   を特徴とする符号付きディジット数正負判定回路。