JP2513021B2 - 符号付きディジット数正負判定回路 - Google Patents
符号付きディジット数正負判定回路Info
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- JP2513021B2 JP2513021B2 JP1055335A JP5533589A JP2513021B2 JP 2513021 B2 JP2513021 B2 JP 2513021B2 JP 1055335 A JP1055335 A JP 1055335A JP 5533589 A JP5533589 A JP 5533589A JP 2513021 B2 JP2513021 B2 JP 2513021B2
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- Japan
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- shift register
- bit shift
- flip
- input
- flop
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は符号付きディジット数正負判定回路に関す
る。
る。
符号付きディジット数は、各桁が２のべき乗の重みを
持ち、−1,0,＋１のいづれかの値を取るような数表現で
ある。
持ち、−1,0,＋１のいづれかの値を取るような数表現で
ある。
例えば、４桁の符号付き符号付きディジット数（0,−
1,0,＋１）の値は、 ０×23＋（−１）×22＋０×21 ＋（＋１）×20＝−３ であり、同様に（0,＋1,−1,−１）の値は ０×23＋（＋１）×22＋（−１）×21 ＋（−１）×20＝１ である。
1,0,＋１）の値は、 ０×23＋（−１）×22＋０×21 ＋（＋１）×20＝−３ であり、同様に（0,＋1,−1,−１）の値は ０×23＋（＋１）×22＋（−１）×21 ＋（−１）×20＝１ である。
これらの例からわかるように、符号付きディジット数
の正負は非零の桁で最も上位に位置するものが−１か＋
１かによって、負であるか正であるかが決定される。
の正負は非零の桁で最も上位に位置するものが−１か＋
１かによって、負であるか正であるかが決定される。
前者の例（0,−1,0,＋１）では、−１が非零の桁で最
も上位に位置するので、この符号付きディジット数は負
である。
も上位に位置するので、この符号付きディジット数は負
である。
後者の例（0,＋1,−1,−１）では、＋１が非零の桁で
最も上位に位置するので、この符号付きディジット数は
正である。
最も上位に位置するので、この符号付きディジット数は
正である。
このように、符号付きディジット数は、２補数表示２
進数のように特定のビット（最上位ビット）により正負
を判定することができない。
進数のように特定のビット（最上位ビット）により正負
を判定することができない。
従って、従来符号付きディジット数の正負判定は、第
４図に示すように＋１になっている桁だけが１である２
進数と、−１になっている桁だけが１である２進数との
減算を行なって、通常の２補数表示２進数に変換するこ
とで正負を判定していた。
４図に示すように＋１になっている桁だけが１である２
進数と、−１になっている桁だけが１である２進数との
減算を行なって、通常の２補数表示２進数に変換するこ
とで正負を判定していた。
２進数の減算は、２補数の加算によって実現できる。
すなわち、符号付きディジット数から２補数表示２進数
への変換は、加算回路を用いることによって実現でき
る。
すなわち、符号付きディジット数から２補数表示２進数
への変換は、加算回路を用いることによって実現でき
る。
上述した従来の符号付きディジット数正負判定回路
は、符号付きディジット数から２補数表示２進数への変
換に加算回路を必要とするため、ハードウェア量が大き
くなるという欠点があった。
は、符号付きディジット数から２補数表示２進数への変
換に加算回路を必要とするため、ハードウェア量が大き
くなるという欠点があった。
本発明の目的は、シフトレジスタ，フリップフロッ
プ，少数のゲートにより容易に構成できる符号付きディ
ジット数正負判定回路を提供することにある。
プ，少数のゲートにより容易に構成できる符号付きディ
ジット数正負判定回路を提供することにある。
第１の発明の符号付きディジット数正負判定回路は、
第１のｎビットシフトレジスタと、第２のｎビットシフ
トレジスタと、第１の入力端子に供給された前記第１の
ｎビットシフトレジスタの最上位ビットと第２の入力端
子に供給された前記第２のｎビットシフトレジスタの最
上位ビットとを比較しどちらの前記入力端子に先に論理
値の１が与えられたかを調べて符号付ディジット数の正
負を判定する先着信号判定回路とを含んで構成される。
第１のｎビットシフトレジスタと、第２のｎビットシフ
トレジスタと、第１の入力端子に供給された前記第１の
ｎビットシフトレジスタの最上位ビットと第２の入力端
子に供給された前記第２のｎビットシフトレジスタの最
上位ビットとを比較しどちらの前記入力端子に先に論理
値の１が与えられたかを調べて符号付ディジット数の正
負を判定する先着信号判定回路とを含んで構成される。
第２の発明の符号付きディジット数正負判定回路は、
先着信号判定回路が、第１のｎビットシフトレジスタの
最上位ビットをＳ入力とする第１のRSフリップフロップ
と、第２のｎビットシフトレジスタの最上位ビットをＳ
入力とする第２のRSフリップフロップと、リセット信号
と前記第２のRSフリップフロップのＱ出力を入力とし出
力が前記第１のRSフリップフロップのＲ入力に接続され
た第１のORゲートと、前記リセット信号と前記第１のRS
フリップフロップのＱ出力を入力とし出力が前記第２の
RSフリップフロップのＲ入力に接続された第２のORゲー
トから構成される。
先着信号判定回路が、第１のｎビットシフトレジスタの
最上位ビットをＳ入力とする第１のRSフリップフロップ
と、第２のｎビットシフトレジスタの最上位ビットをＳ
入力とする第２のRSフリップフロップと、リセット信号
と前記第２のRSフリップフロップのＱ出力を入力とし出
力が前記第１のRSフリップフロップのＲ入力に接続され
た第１のORゲートと、前記リセット信号と前記第１のRS
フリップフロップのＱ出力を入力とし出力が前記第２の
RSフリップフロップのＲ入力に接続された第２のORゲー
トから構成される。
第１および第２のｎビットシフトレジスタの同位のビ
ット対によって符号付きディジット数の１桁の表現をす
るものとする。
ット対によって符号付きディジット数の１桁の表現をす
るものとする。
例えば、符号付きディジット数の各桁の−1,0,＋１を
各々、（1,0）、（0,0）、（0,1）で表現する。ここ
で、括弧内第1,第２のビットは、各々第1,第２のｎビッ
トシフトレジスタが保持するビットとする。
各々、（1,0）、（0,0）、（0,1）で表現する。ここ
で、括弧内第1,第２のビットは、各々第1,第２のｎビッ
トシフトレジスタが保持するビットとする。
これら、２個のｎビットシフトレジスタを同時に左シ
フトをすることを繰り返して行く。するとより上位の非
零のビットを有するｎビットシフトレジスタの最上位ビ
ットが、他のｎビットシフトレジスタよりも先に１にな
る。
フトをすることを繰り返して行く。するとより上位の非
零のビットを有するｎビットシフトレジスタの最上位ビ
ットが、他のｎビットシフトレジスタよりも先に１にな
る。
これを先着信号判定回路により検出することでその時
の最上位ビット対が（1,0）、（0,1）のどちらである
か、つまり符号付きディジット数としては、最上位の非
零の桁が−１であるか＋１であるかが判定可能となる。
換言すれば、符号付きディジット数の正負が判定でき
る。
の最上位ビット対が（1,0）、（0,1）のどちらである
か、つまり符号付きディジット数としては、最上位の非
零の桁が−１であるか＋１であるかが判定可能となる。
換言すれば、符号付きディジット数の正負が判定でき
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図、第２図
は第１図に示す先着信号判定回路の詳細を示す回路図、
第３図は第２図に示すRSフリップフロップの真理値表を
示す図である。
は第１図に示す先着信号判定回路の詳細を示す回路図、
第３図は第２図に示すRSフリップフロップの真理値表を
示す図である。
本実施例では、ｎ＝４として、４ビットシフトレジス
タを用いている。
タを用いている。
符号付きディジット数の−1,0,＋１の各々を、各ビッ
ト対として（1,0）、（0,0）、（0,1）で表現する。こ
こで、括弧内第１のビットを４ビットシフトレジスタ11
の各ビットで表現し、括弧内第２のビットを４ビットシ
フトレジスタ21の各ビットで表現するものとする。例と
して、４ビットシフトレジスタ11に、0010が保持され、
４ビットシフトレジスタ21に0001が保持されている場
合、すなわち、これら２個の４ビットシフトレジスタ対
により保持される４桁の符号付きディジット数が（0,0,
−1,1）であり、10進数としての値が−１の場合を説明
する。
ト対として（1,0）、（0,0）、（0,1）で表現する。こ
こで、括弧内第１のビットを４ビットシフトレジスタ11
の各ビットで表現し、括弧内第２のビットを４ビットシ
フトレジスタ21の各ビットで表現するものとする。例と
して、４ビットシフトレジスタ11に、0010が保持され、
４ビットシフトレジスタ21に0001が保持されている場
合、すなわち、これら２個の４ビットシフトレジスタ対
により保持される４桁の符号付きディジット数が（0,0,
−1,1）であり、10進数としての値が−１の場合を説明
する。
先ず、リセット端子７にパルスを入力し、RSフリップ
フロップ12,22をリセットする。
フロップ12,22をリセットする。
２個の４ビットシフトレジスタ11,21の最上位ビット
はともに０であるので、第３図の真理値表より、RSフリ
ップフロップ12,22は状態変化しない。
はともに０であるので、第３図の真理値表より、RSフリ
ップフロップ12,22は状態変化しない。
次に、４ビットシフトレジスタ11,21を同時に左シフ
トすると、最上位ビットはともに零となり、やはりRSフ
リップフロップ12,22は状態変化しない。
トすると、最上位ビットはともに零となり、やはりRSフ
リップフロップ12,22は状態変化しない。
さらに、４ビットシフトレジスタ11,21を同時に左シ
フトすると、各々の最上位ビットは1,0となる。従っ
て、RSフリップフロップ12のＳ入力14には１が入力さ
れ、Ｑ出力15は１になる。
フトすると、各々の最上位ビットは1,0となる。従っ
て、RSフリップフロップ12のＳ入力14には１が入力さ
れ、Ｑ出力15は１になる。
一方、RSフリップフロップ22のＱ出力25は、Ｒ入力26
にRSフリップフロップ12のＱ出力15の“1"がORゲート23
を通して入力されるため、Ｓ入力24に係わらず０のまま
となる。
にRSフリップフロップ12のＱ出力15の“1"がORゲート23
を通して入力されるため、Ｓ入力24に係わらず０のまま
となる。
結果として、Ｑ出力15は1,Q出力25は０となる。
これは、４ビットシフトレジスタ11が、４ビットシフ
トレジスタ21よりも上位に非零ビットを有することを示
す。
トレジスタ21よりも上位に非零ビットを有することを示
す。
換言すれば、前述の符号付きディジット数の表現方法
から、４ビットシフトレジスタ対11,21が保持していた
符号付きディジット数としての最上位の非零は−１であ
ること、つまり符号付きディジット数自信が負であるこ
とを示している。
から、４ビットシフトレジスタ対11,21が保持していた
符号付きディジット数としての最上位の非零は−１であ
ること、つまり符号付きディジット数自信が負であるこ
とを示している。
もし、初期状態で４ビットシフトレジスタ11よりも４
ビットシフトレジスタ21の方が、上位に非零ビットを有
するならば、Ｑ出力15が0,Q出力25が１となる。
ビットシフトレジスタ21の方が、上位に非零ビットを有
するならば、Ｑ出力15が0,Q出力25が１となる。
従って、Ｑ出力15が1,Q出力25が０ならば、初期状態
で４ビットシフトレジスタ対11,21が保持していた符号
付きディジット数は負であることを示し、Ｑ出力15が0,
Q出力25が１ならば、初期状態で４ビットシフトレジス
タ対11,21が保持していた符号付きディジット数は正で
あることを示す。
で４ビットシフトレジスタ対11,21が保持していた符号
付きディジット数は負であることを示し、Ｑ出力15が0,
Q出力25が１ならば、初期状態で４ビットシフトレジス
タ対11,21が保持していた符号付きディジット数は正で
あることを示す。
また、３ビット分左シフトしても、Ｑ出力15が0,Q出
力25が０ならば、両レジスタの全ビットが０であるこ
と、つまり符号付きディジット数が０であることを示
す。
力25が０ならば、両レジスタの全ビットが０であるこ
と、つまり符号付きディジット数が０であることを示
す。
本発明の符号付きディジット数正負判定回路は、符号
付きディジット数を２補数表示２進数に変換することな
く、その正負が判定でき、しかも扱うべき符号付きディ
ジット数の桁数によらず、シフトレジスタ，プリップフ
ロップ，少数のゲートで構成でき、設計が容易であると
いう効果がある。
付きディジット数を２補数表示２進数に変換することな
く、その正負が判定でき、しかも扱うべき符号付きディ
ジット数の桁数によらず、シフトレジスタ，プリップフ
ロップ，少数のゲートで構成でき、設計が容易であると
いう効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
は第１図に示す先着信号判定回路の詳細を示す回路図、
第３図は第２図に示すRSフリップフロップの真理値表を
示す図、第４図は従来の一例を示す模式図である。 1,2……ｎビットシフトレジスタ、3,4……最上位ビット
出力線、5,6……先着信号判定出力線、７……リセット
端子、８……先着信号判定回路、11,21……４ビットシ
フトレジスタ、12,22……RSフリップフロップ、13,23…
…ORゲート、15,25……Ｑ出力、16,26……Ｒ入力。
は第１図に示す先着信号判定回路の詳細を示す回路図、
第３図は第２図に示すRSフリップフロップの真理値表を
示す図、第４図は従来の一例を示す模式図である。 1,2……ｎビットシフトレジスタ、3,4……最上位ビット
出力線、5,6……先着信号判定出力線、７……リセット
端子、８……先着信号判定回路、11,21……４ビットシ
フトレジスタ、12,22……RSフリップフロップ、13,23…
…ORゲート、15,25……Ｑ出力、16,26……Ｒ入力。
Claims (2)
- 【請求項１】第１のｎ（ｎは正整数）ビットシフトレジ
スタと、第２のｎビットシフトレジスタと、第１の入力
端子に供給された前記第１のｎビットシフトレジスタの
最上位ビットと第２の入力端子に供給された前記第２の
ｎビットシフトレジスタの最上位ビットとを比較しどち
らの前記入力端子に先に論理値の１が与えられたかを調
べて符号付ディジット数の正負を判定する先着信号判定
回路とを含むことを特徴とする符号付ディジット数正負
判定回路。 - 【請求項２】先着信号判定回路が、第１のｎビットシフ
トレジスタの最上位ビットをＳ入力とする第１のRSフリ
ップフロップと、第２のｎビットシフトレジスタの最上
位ビットをＳ入力とする第２のRSフリップフロップと、
リセット信号と前記第２のRSフリップフロップのＱ出力
を入力とし出力が前記第１のRSフリップフロップのＲ入
力に接続された第１のORゲートと、前記リセット信号と
前記第１のRSフリップフロップのＱ出力を入力とし出力
が前記第２のRSフリップフロップのＲ入力に接続された
第２のORゲートからなる請求項１記載の符号付ディジッ
ト数正負判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055335A JP2513021B2 (ja) | 1989-03-07 | 1989-03-07 | 符号付きディジット数正負判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055335A JP2513021B2 (ja) | 1989-03-07 | 1989-03-07 | 符号付きディジット数正負判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232722A JPH02232722A (ja) | 1990-09-14 |
| JP2513021B2 true JP2513021B2 (ja) | 1996-07-03 |
Family
ID=12995662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055335A Expired - Lifetime JP2513021B2 (ja) | 1989-03-07 | 1989-03-07 | 符号付きディジット数正負判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513021B2 (ja) |
-
1989
- 1989-03-07 JP JP1055335A patent/JP2513021B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02232722A (ja) | 1990-09-14 |
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