JP2569330B2 - 乗算回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算回路に関する。

〔従来の技術〕

第５図は従来の乗算回路の一例を示すブロック図であ
る。

第５図において、ｎビットの被乗数レジスタ１−２が
保持する二進整数の被乗数Ａ、すなわち と、ｎビットの乗数レジスタ２−２が保持する二進整数
の乗数Ｂ、すなわち が乗ぜられる。

なお、この演算は、最初にｎビットの部分積レジスタ
３−２の内容をすべて０にリセットしてから開始され
る。

乗数レジスタ２−２の下位の桁からｊ＋１ビット目b_j
と被乗数Ａとの積は である。この式が示す通り、乗数Ｂのｊビット目b_jが０
ならば、そのa_iとの積はすべて０であり、乗数Ｂのｊビ
ット目b_jが１ならば、そのa_iとの積の合計は となる。

この値をｊが０からｎ−１までについてそれぞれ求め
て、これらを加えることにより、乗算結果である2nビッ
トの積Ｙ、すなわち が得られることとなる。

このことを利用して、ｊが０の場合すなわち乗数レジ
スタ２−２の最下位の桁にあるビットについての動作か
ら始めて、順々にｊがｎ−１の場合すなわち最上位の桁
にあるビットについての動作まで、次の動作サイクルが
ｎ回繰返して実施される。

この動作サイクルにおいては、まず被乗数制御信号回
路５−２は、b_jが０ならばｎビットの被乗数制御回路８
−２をすべて０にするが、b_jが１ならば被乗数レジスタ
１−２からｎビットの被乗数制御回路８−２に被乗数Ａ
を移して保持させる。

次に、加算回路６−２は、ｎビットの被乗数制御回路
８−２の内容すなわちＡと、ｎビットの部分積レジスタ
３−２の内容とを加えたｎ＋１ビットの結果のうち、上
位のｎビットは再び部分積レジスタ３−２に、最下位１
ビットは乗数レジスタ２−２の内容を１ビット右にシフ
トして、空いた最上位１ビットに移して、この動作サイ
クルを終る。

上記の動作は、終了信号回路７−２によりｎ回繰り返
して行われたことが検出されることにより終了する。

これにより、乗算結果である2nビットの積Ｙは、上位
ｎビットが部分積レジスタ３−２に、下位ｎビットが被
乗数レジスタ１−２に得られることとなる。

〔発明が解決しようとする問題点〕

上述した従来の乗算回路は、乗数の各ビットごとに、
被乗数と部分積を加算してシフトするという動作サイク
ルを繰り返して行うので、この動作サイクルの回数が多
く、長い乗算実行時間を必要とするという問題点があ
る。

本発明の目的は、このような動作サイクルの回数を減
少させて、高速に乗算を実行することができる乗算回路
を提供することである。

〔問題点を解決するための手段〕

本発明の乗算回路は、乗数を保持する乗数レジスタ
と、被乗数を保持する被乗数レジスタと、前記乗数と前
記被乗数との部分積を保持する部分積レジスタと、前記
乗数レジスタの値に現れる最初の“1"の桁位置を検出
し、前記桁位置と同じ桁位置のみ“1"である制御信号を
出力した後、前記最初の“1"を“0"に書き換える制御部
と、前記制御部からの制御信号に応じて前記被乗数を前
記桁位置と一致するようにシフトした信号を出力するバ
レルシフタと、前記バレルシフタの出力を前記部分積と
加算し新たな部分積として出力する加算回路と、前記制
御信号が全て“0"となったことを検出して、終了信号を
発生する終了信号回路とを有することを特徴としてい
る。

さらに本発明によれば、乗数を保持する乗数レジスタ
と、被乗数を保持する被乗数レジスタと、前記乗数と前
記被乗数との部分積を保持する部分積レジスタと、前記
乗数レジスタの値に現れる最初の“1"の桁位置を検出
し、前記桁位置と同じ桁位置のみ“1"である制御信号を
出力した後、前記最初の“1"を“0"に書き換える制御部
と、上位ビットの部分積を前記被乗数と加算する加算回
路と、その出力の上位ビットを部分積の上位ビットと
し、またその出力の下位ビットを部分積の下位ビットと
し、前記制御部からの制御信号に応じて前記加算回路の
出力と前記下位ビットの部分積とを入力し、前記桁位置
と一致するようにシフトした信号を新たな部分積として
出力するバレルシフタと、前記制御信号が全て“0"とな
ったことを検出して、終了信号を発生する終了信号回路
とを有することを特徴とする乗算回路が得られる。

〔実施例〕

次に本発明の実施例について図面を参照して説明す
る。

第１図は本発明の乗算回路の一実施例を示すブロック
図である。

第１図において、ｎビットの被乗数レジスタ１が保持
している被乗数Ａに、ｎビットの乗数レジスタ２が保持
している乗数Ｂが乗ぜられ、乗算結果である積Ｙは2nビ
ットの部分積レジスタ３に得られる。

被乗数レジスタ１の出力ｎビットは、縦2nビットおよ
び横2nビットで構成されているバレルシフタ４に送られ
て、横2nビットの下位ｎビットの位置に入力され、乗数
レジスタ２の出力ｎビットは、制御信号回路５に送ら
れ、この制御信号回路５の出力ｎビットがバレルシフタ
４の縦2nビットの下位ｎビットの位置に送られる。

加算回路６は、2nビットのバレルシフタ４の出力と、
2nビットの部分積レジスタ３の内容とを並列に加えた2n
ビットの結果を、再び2nビットの部分積レジスタ３に移
す。

終了信号回路７は、制御信号回路５の最上位ビットの
演算が終了したとき、終了信号を発生する。

第２図は、乗数レジスタ2,制御信号回路５および終了
信号回路７の一例を示す論理回路図である。

第２図は、ｎビットの乗数レジスタ２（上側）と、ｎ
ビットの制御信号回路５（下側右）と、終了信号回路７
（下側左）とを示している。

なお、第２図における乗数レジスタ２および制御信号
回路５の下位より第３桁目から第ｎ−１桁目までを省略
しているが、これらはそれぞれ第２桁目と同じ論理回路
を有している。

第２図において、乗数レジスタ２の入力ゲートに入力
信号９が送られることにより、ｎビットの乗数レジスタ
２は、それぞれ入力ビットB₀〜B_n-1（B₀は最下位の桁〜
B_n-1は最上位の桁の各情報とする）を入力して保持す
る。

制御信号回路５は、乗数レジスタ２の保持情報である
B₀〜B_n-1を受けて、その出力情報であるC₀〜C_n-1をバレ
ルシフタ４に送る。

B₀〜B_n-1のうち、１である最も下位にあるビットをB_k
（B_k＝1,0≦ｋ≦ｎ−１）とすれば、制御信号回路５の
回路動作により、C₀〜C_n-1はC_kのみが１となり、その他
はすべて０となる。

次に述べるバレルシフタ４および加算回路６の動作を
行った後に、制御信号10が送られることにより、C_kが１
であるため、乗数レジスタ２に保持されているB_kは０に
リセットされる。

第３図は、バレルシフタ４の一例を示す論理回路図で
ある。

第３図において、制御信号回路５の出力情報C₀〜C_n-1
は、C_kのみが１であり、その他はすべて０なので、被乗
数レジスタ１の出力情報A₀〜A_n-1は、バレルシフタ４に
より、ｋビット左にシフトして、バレルシフタ４の出力
情報D₀〜D_2n-1となる。

次に、第１図における乗算動作を説明する。

以下の説明を簡単にするため、被乗数Ａと乗数Ｂはと
もにｎビットの二進数で表現された正の整数とする。

始めに部分積レジスタ３には初期値として、０がセッ
トされ、乗算動作が開始される。

まず、乗数レジスタ２が保持している乗数Ｂのうち、
最も下位にある１であるビットをB_k（B_k＝1,0≦ｋ≦ｎ
−１）とすれば、乗数Ｂが制御信号回路５を通じてバレ
ルシフタ４の縦方向の下位からｋ桁目に１が入力するこ
とにより、被乗数レジスタ１が保持している被乗数Ａの
出力はバレルシフタ４でｋビット左にシフトして、この
値が加算回路６で部分積レジスタ３の内容と加えられ、
その結果はまた部分積レジスタ３に送られて保存され
る。続いて、制御信号10により、乗数レジスタ２に保持
されているB_kは０にリセットされる。

次に、最も下位にある１であるビットを対象にして、
同様の動作が繰返して行われる。

これにより乗数レジスタ２の内容がすべてリセットさ
れて０になれば、第２図に示す終了信号回路７は、これ
を検出して終了信号を発生して終了する。

この結果、乗数の１の数の動作回数だけで、ｎビット
の被乗数レジスタ１の被乗数Ａに、ｎビットの乗数レジ
スタ２の乗数Ｂが乗ぜられ、乗算結果である2nビットの
積Ｙは部分積レジスタ３に得られることとなる。

第４図は本発明の乗算回路の他の実施例を示すブロッ
ク図である。

第４図において、ｎビットの被乗数レジスタ１−１が
保持している被乗数Ａに、ｎビットの乗数レジスタ２−
１が保持している乗数Ｂが乗ぜられ、乗算結果である2n
ビットの積Ｙは上位の桁がｎビットの部分積レジスタ３
−11に得られ、下位の桁がｎビットの部分積レジスタ３
−12に得られる。

被乗数レジスタ１−１の出力ｎビットは、部分積レジ
スタ３−11の出力ｎビットとｎビットの加算回路６−１
で加えられて、縦2nビットおよび横2nビットで構成され
ているバレルシフタ４−１に送られて、横2nビットの上
位ｎビットの位置に入力され、横2nビットの下位ｎビッ
トの位置には部分積レジスタ３−12の出力が入力され
る。

一方、乗数レジスタ２−１の出力ｎビットは、制御信
号回路５−１に送られ、この制御信号回路５−１の出力
ｎビットはバレルシフタ４−１の縦2nビットの下位ｎビ
ットの位置に送られる。

乗数レジスタ２−１の下位からｋ＋１番目の位置に最
初の１があれば、制御信号回路５−１の下位からｋ＋１
番目の位置に制御信号が生成され、バレルシフタ４−１
で横2nビットの上記の入力信号はｋ桁上位へシフトす
る。

2nビットのバレルシフタ４−１の出力は上位ｎビット
が部分積レジスタ３−11に、下位ｎビットが部分積レジ
スタ３−12に、それぞれ入力され保持される。

終了信号回路７−１は、乗数レジスタ２−１の最上位
の１のビットに対する動作が終了したとき、終了信号を
発生し乗算を終了させる。

この結果、乗数の１の数の動作回数だけ動作すること
により、2nビットの積が部分積レジスタ３−11および部
分積レジスタ３−12に得られることとなる。

なお、上記の説明においては、乗数と被乗数を説明の
上で使いわけているが、これらの役割はすべて同等であ
るので、これらを相互に入れ変えて用いることができ
る。また、下位の桁から演算する方法について説明して
いるが本発明では上位の桁から演算することもできる。
さらに、上記では説明を簡単にするため正の整数の乗算
について述べているが、本発明はこれに限るものではな
く、符号のある数，小数点のある数，浮動小数点の数な
ど様々な数の乗算に使用することができ、乗数と被乗数
の桁数も必ずしも同じである必要もない。

〔発明の効果〕

以上説明したように、本発明の乗算回路は、乗数を走
査して、“1"を有する桁に対してだけ、被乗数と部分積
との加算を行い、連続した“0"を有する桁に対しては一
度にバレルシフタによる被乗数のシフトを使用すること
により、動作サイクルの回数を減少させて、高速に乗算
を実行することができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の乗算回路の一実施例を示すブロック
図、第２図は乗数レジスタ2,制御信号回路５および終了
信号回路７の一例を示す論理回路図、第３図はバレルシ
フタ４の一例を示す論理回路図、第４図は本発明の乗算
回路の他の実施例を示すブロック図、第５図は従来の乗
算回路の一例を示すブロック図である。 1,1−1,1−２……被乗数レジスタ、2,2−1,2−２……乗
数レジスタ、3,3−2,3−11,3−12……部分積レジスタ、
4,4−１……バレルシフタ、5,5−1,5−２……制御信号
回路、6,6−1,6−２……加算回路、7,7−1,7−２……終
了信号回路、８−２……被乗数制御回路、９……入力信
号、10……制御信号。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】乗数を保持する乗数レジスタと、被乗数を
   保持する被乗数レジスタと、前記乗数と前記被乗数との
   部分積を保持する部分積レジスタと、前記乗数レジスタ
   の値に現れる最初の“1"の桁位置を検出し、前記桁位置
   と同じ桁位置のみ“1"である制御信号を出力した後、前
   記最初の“1"を“0"に書き換える制御部と、前記制御部
   からの制御信号に応じて前記被乗数を前記桁位置と一致
   するようにシフトした信号を出力するバレルシフタと、
   前記バレルシフタの出力を前記部分積と加算し新たな部
   分積として出力する加算回路と、前記制御信号が全て
   “0"となったことを検出して、終了信号を発生する終了
   信号回路とを有することを特徴とする乗算回路。
2. 【請求項２】乗数を保持する乗数レジスタと、被乗数を
   保持する被乗数レジスタと、前記乗数と前記被乗数との
   部分積を保持する部分積レジスタと、前記乗数レジスタ
   の値に現れる最初の“1"の桁位置を検出し、前記桁位置
   と同じ桁位置のみ“1"である制御信号を出力した後、前
   記最初の“1"を“0"に書き換える制御部と、上位ビット
   の部分積を前記被乗数と加算する加算回路と、その出力
   の上位ビットを部分積の上位ビットとし、またその出力
   の下位ビットを部分積の下位ビットとし、前記制御部か
   らの制御信号に応じて前記加算回路の出力と前記下位ビ
   ットの部分積とを入力し、前記桁位置と一致するように
   シフトした信号を新たな部分積として出力するバレルシ
   フタと、前記制御信号が全て“0"となったことを検出し
   て、終了信号を発生する終了信号回路とを有することを
   特徴とする乗算回路。