JPS59229644A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS59229644A JPS59229644A JP10436983A JP10436983A JPS59229644A JP S59229644 A JPS59229644 A JP S59229644A JP 10436983 A JP10436983 A JP 10436983A JP 10436983 A JP10436983 A JP 10436983A JP S59229644 A JPS59229644 A JP S59229644A
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- Japan
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- multiplier
- holding
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- holding register
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5332—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by skipping over strings of zeroes or ones, e.g. using the Booth Algorithm
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置の乗算器に関し、特に符号なし
データを処理する１ビット処理方式の乗算器に関する。
データを処理する１ビット処理方式の乗算器に関する。
（従来技術）
データ処理装置において、乗算機能を実現する最も簡単
な方法として、従来がら１ビット処理方式の乗算器が使
用されてきた。この方式では、第１図に示す回路構成が
採用されている。第１図において、１１ｔｔ−１被乗数
を保持するための被乗む保持レジスタ、１２は部分積を
保持するための部分積保持レジスタ、１３ｆｉ乗数を保
持するための乗数保持レジスタ、１４はレジスタ１３の
最下位ビットが００ときには部分積保持レジスタ１２の
内容をセットし、１のときにｔｒｉＳ乗数保持レジスタ
１１の内容と部分積保持レジスタ１２の内容とを加算し
て結果を出方するための演算回路、１５は演算回路１４
の出力と乗数保持レジスタ１３の内容とを連結して１ビ
ツト右ヘシフトするためのシフト回路、１６は実行すべ
きステップ数を保持するためのステップ数レジスタ、１
１はステップ数レジスタ１６の内容から１を引いてステ
ップ数を更新するための減算回路である。この乗算器に
おいて、乗算は次の方法で実行される。すなわち、あら
かじめ被乗数保持レジスタ１１に被乗数、部分積保持レ
ジスタ１２に全ビットｏの値、乗数保持レジスタ１３に
乗数、ステップ数レジスタ１６に乗数のビット数が設定
されている。そこで、乗数保持レジスタ１３の最下位ビ
ットの値に応じて演算回路１４によシ演算が実行され、
その結果と乗数保持レジスタ１３の内容とが連結されて
デーータが１ビツト右ヘシフトされた後、部分積保持レ
ジスタ１２および乗砂保持レジスタ１３にデータが再設
定される。これによシ乗倣保持レジスタ１３の最上位ビ
ットには乗算結果の最下位ビットが格納され、最下位ピ
ッ）ＫＶｉ乗融の下位から２ビツト目の値が格納される
。同時にステップ数レジスタ１６の内容が１だけ減分さ
れる。この動作をステップ数レジスタ１６の内容が０に
なるまで、すなわち乗数のビット数だけ繰シ返すことＫ
よシ部分積保持レジスタ１２および乗算保持レジスタ１
３に乗算の結果が得られる。被乗数を０１０１０１０１
２とし、乗数を０１００００１０２ としたときの実
行例を第２図に示す。
な方法として、従来がら１ビット処理方式の乗算器が使
用されてきた。この方式では、第１図に示す回路構成が
採用されている。第１図において、１１ｔｔ−１被乗数
を保持するための被乗む保持レジスタ、１２は部分積を
保持するための部分積保持レジスタ、１３ｆｉ乗数を保
持するための乗数保持レジスタ、１４はレジスタ１３の
最下位ビットが００ときには部分積保持レジスタ１２の
内容をセットし、１のときにｔｒｉＳ乗数保持レジスタ
１１の内容と部分積保持レジスタ１２の内容とを加算し
て結果を出方するための演算回路、１５は演算回路１４
の出力と乗数保持レジスタ１３の内容とを連結して１ビ
ツト右ヘシフトするためのシフト回路、１６は実行すべ
きステップ数を保持するためのステップ数レジスタ、１
１はステップ数レジスタ１６の内容から１を引いてステ
ップ数を更新するための減算回路である。この乗算器に
おいて、乗算は次の方法で実行される。すなわち、あら
かじめ被乗数保持レジスタ１１に被乗数、部分積保持レ
ジスタ１２に全ビットｏの値、乗数保持レジスタ１３に
乗数、ステップ数レジスタ１６に乗数のビット数が設定
されている。そこで、乗数保持レジスタ１３の最下位ビ
ットの値に応じて演算回路１４によシ演算が実行され、
その結果と乗数保持レジスタ１３の内容とが連結されて
デーータが１ビツト右ヘシフトされた後、部分積保持レ
ジスタ１２および乗砂保持レジスタ１３にデータが再設
定される。これによシ乗倣保持レジスタ１３の最上位ビ
ットには乗算結果の最下位ビットが格納され、最下位ピ
ッ）ＫＶｉ乗融の下位から２ビツト目の値が格納される
。同時にステップ数レジスタ１６の内容が１だけ減分さ
れる。この動作をステップ数レジスタ１６の内容が０に
なるまで、すなわち乗数のビット数だけ繰シ返すことＫ
よシ部分積保持レジスタ１２および乗算保持レジスタ１
３に乗算の結果が得られる。被乗数を０１０１０１０１
２とし、乗数を０１００００１０２ としたときの実
行例を第２図に示す。
以上説明したように、この方法では乗算結果が得られる
まで乗数の内容に関係なく、乗数のビット数だけのステ
ップ数が必要であるという欠点があった。
まで乗数の内容に関係なく、乗数のビット数だけのステ
ップ数が必要であるという欠点があった。
（発明の目的）
本発明の目的は乗数の内容を調べ、加算処理が必要ない
場合には複数のビットシフトを１ステツプで行うことが
できるように構成することによって上記欠点を解決し、
少々いステップ数で乗算を実行できる乗算器を提供する
ことにある。
場合には複数のビットシフトを１ステツプで行うことが
できるように構成することによって上記欠点を解決し、
少々いステップ数で乗算を実行できる乗算器を提供する
ことにある。
（発明の構成）
本発明による乗算器は部分積保持レジスタと。
乗数保持レジスタと、被乗数レジスタと、ステップ数保
持レジスタと、演算回路と、シフト回路と。
持レジスタと、演算回路と、シフト回路と。
ビット数検出回路とを具備して構成したものである。
部分積保持レジスタは演算の部分積を保持するためのレ
ジスタであり、乗数保持レジスタは乗数および演算結果
を保持するためのレジスタであり、被乗数レジスタは被
乗数を保持するためのレジスタである。
ジスタであり、乗数保持レジスタは乗数および演算結果
を保持するためのレジスタであり、被乗数レジスタは被
乗数を保持するためのレジスタである。
ステップ数保持レジスタは実行すべき演算回路を保持す
るためのものである。
るためのものである。
演算回路は部分積保持レジスタの内容と、被乗数保持レ
ジスタの内容とに対して演算を実行するだめのものであ
る−。
ジスタの内容とに対して演算を実行するだめのものであ
る−。
ピッ）ｌｉｄ？出回路は乗算保持レジスタの内容を下位
ビットから調べ、連結する０の数を検出するだめのもの
である。
ビットから調べ、連結する０の数を検出するだめのもの
である。
シフト回路は演算回路の出力と乗算保持レジスタの内容
とを連結し、右シフトを実行するためのものであり、ビ
ット数検出回路の内容に１を加えた値とステップ数保持
レジスタの内容とを比較し、小さい方の指示するビット
数だけ右シフトを実行する機能も有するものである。
とを連結し、右シフトを実行するためのものであり、ビ
ット数検出回路の内容に１を加えた値とステップ数保持
レジスタの内容とを比較し、小さい方の指示するビット
数だけ右シフトを実行する機能も有するものである。
（実施例）
次に本発明について図面を参照して詳細に説明する。
第３図は本発明の一実施例を示す構成図であり、２１Ｆ
ｉ被乗数を保持するための被乗数レジスタ、２２Ｆｉ部
分積を保持するための部分積レジスタ、２３ｉｊ：乗数
を保持するための乗数レジスタ、２６は乗載保持レジス
タ２３の下位ビットから連続する０の数を検出するため
のビット数検出回路、２７ｆｌ演算すべきステップ数を
保持するためのステップ数レジスタ、２１１１演算すべ
きステップ数から一度に乗算処理を実行することができ
るビット数、すなわち検出回路２６により示す値に１を
加えた値とレジスタ２７の内容とを比較して小さい方の
値を差引き、これによシ残シのステップ数を求めるため
の減算回路である。また、２４は最下位ビットによシ指
定された演算を被乗数保持レジスタ２１の内容と部分積
レジスタ２２との間で実行するための演算回路、２５は
演算回路２４の出力と乗数レジスタ２３の内容とを連結
して指定されたビットだけ右シフトを実行するためのシ
フト回路である。
ｉ被乗数を保持するための被乗数レジスタ、２２Ｆｉ部
分積を保持するための部分積レジスタ、２３ｉｊ：乗数
を保持するための乗数レジスタ、２６は乗載保持レジス
タ２３の下位ビットから連続する０の数を検出するため
のビット数検出回路、２７ｆｌ演算すべきステップ数を
保持するためのステップ数レジスタ、２１１１演算すべ
きステップ数から一度に乗算処理を実行することができ
るビット数、すなわち検出回路２６により示す値に１を
加えた値とレジスタ２７の内容とを比較して小さい方の
値を差引き、これによシ残シのステップ数を求めるため
の減算回路である。また、２４は最下位ビットによシ指
定された演算を被乗数保持レジスタ２１の内容と部分積
レジスタ２２との間で実行するための演算回路、２５は
演算回路２４の出力と乗数レジスタ２３の内容とを連結
して指定されたビットだけ右シフトを実行するためのシ
フト回路である。
次に本発明による乗算器を使用した乗算の実行手順を説
明する。あらかじめ、被乗数保持レジスタ２１に被乗数
をセットし、部分積保持レジスタ２２に全ビット０の値
をセットし、乗数保持レジスタ２３に乗数をセットし、
ステップ数レジスタに乗算の実行に必要なステップ数、
すなわち、乗数のビット数を設定しておく。
明する。あらかじめ、被乗数保持レジスタ２１に被乗数
をセットし、部分積保持レジスタ２２に全ビット０の値
をセットし、乗数保持レジスタ２３に乗数をセットし、
ステップ数レジスタに乗算の実行に必要なステップ数、
すなわち、乗数のビット数を設定しておく。
次に乗算の実行ステップでは乗算保持レジスタ２３の最
下位ビットがビット数検出回路２４によシ調べられる。
下位ビットがビット数検出回路２４によシ調べられる。
上記最下位ビットの値がＯのときには、部分積レジスタ
２２の内容がそのまま演算回路２４かも出力される。上
記最下位ビットの値が１のときには、被乗数レジスタ２
１の内容と部分積レジスタ２２の内容との加算結果が演
算回路２４から出力される。この動作と同時に、ビット
数検出回路２６でに乗数レジスタ２３の最下位ビットか
ら２ビツト目から上位方向へ０の数が調べられる。最下
位ビットから２ビツト目の値が１のときＫＦｉ、、シフ
ト回路２５Ｆｉ１ビツト右シフトを実行し、シフト結果
が被乗数レジスタ２１、および部分積レジスタ２２に格
納される。この動作は従来方式の１ビット処理刃式の乗
算器と同じものでアシ、ステップ数レジスタ２７の内容
は減算回路２８によυ１だけ減算されて次のステップへ
移る。
２２の内容がそのまま演算回路２４かも出力される。上
記最下位ビットの値が１のときには、被乗数レジスタ２
１の内容と部分積レジスタ２２の内容との加算結果が演
算回路２４から出力される。この動作と同時に、ビット
数検出回路２６でに乗数レジスタ２３の最下位ビットか
ら２ビツト目から上位方向へ０の数が調べられる。最下
位ビットから２ビツト目の値が１のときＫＦｉ、、シフ
ト回路２５Ｆｉ１ビツト右シフトを実行し、シフト結果
が被乗数レジスタ２１、および部分積レジスタ２２に格
納される。この動作は従来方式の１ビット処理刃式の乗
算器と同じものでアシ、ステップ数レジスタ２７の内容
は減算回路２８によυ１だけ減算されて次のステップへ
移る。
乗数レジスタ２３の内容の最下位ビットから２ビツト目
の値が０のときには、ビット数検出回路２６の出力は連
続する０の斂を示す。この場合、１ステツプにより処理
されるビット数は、ビット数検出回路２６の出力の値に
１を加乏た値と、ステップ数レジスタ２７の内容とのう
ちの小さい方の値である。したがって、シフト回路２５
は上記ビット数だけ右シフトを実行し、結果は部分積レ
ジスタ２２、ならびに乗数レジスタ２３に格納される。
の値が０のときには、ビット数検出回路２６の出力は連
続する０の斂を示す。この場合、１ステツプにより処理
されるビット数は、ビット数検出回路２６の出力の値に
１を加乏た値と、ステップ数レジスタ２７の内容とのう
ちの小さい方の値である。したがって、シフト回路２５
は上記ビット数だけ右シフトを実行し、結果は部分積レ
ジスタ２２、ならびに乗数レジスタ２３に格納される。
ステップ数レジスタ２７は、処理されたビット数だけ減
算回路２Ｂによって差引かれた値により更新される。ス
テップ数レジスタ２Ｔの内容が０になったとき、上記乗
数の動作は終了する。
算回路２Ｂによって差引かれた値により更新される。ス
テップ数レジスタ２Ｔの内容が０になったとき、上記乗
数の動作は終了する。
このときの結果は、部分積レジスタ２２、および乗数レ
ジスタ２３に保持される。
ジスタ２３に保持される。
第４図は被乗数および乗数のビット幅が８ビツトの場合
の実行ステップ例を示しだ図である。なお、本実施例で
の被乗数レジスタ２１と１部分積レジスタ２２と、演算
回路２４と、シフト回路２５とは乗算以外の通當の算術
演算、論理′演算。
の実行ステップ例を示しだ図である。なお、本実施例で
の被乗数レジスタ２１と１部分積レジスタ２２と、演算
回路２４と、シフト回路２５とは乗算以外の通當の算術
演算、論理′演算。
シフト演算などにおいて使用され、乗数レジスタは他の
レジスタと連結して倍精度のシフト演算において使用さ
れ、ステップ数レジスタ２７はステップ数カウンタとし
て使用されるものである。
レジスタと連結して倍精度のシフト演算において使用さ
れ、ステップ数レジスタ２７はステップ数カウンタとし
て使用されるものである。
（発明の効果）
本発明には以上説明したように、乗算の内容を調べ、加
算処理が必要ない場合にＦｉ複数のビットシフトを１ス
テツプで行うことができるように構成することにより、
乗数の値に０のビットが含まれている場合には、複数の
ビットを一括して処理することができるため、乗むの全
ビットが１である場合を除いて短いステップで乗算を行
うことができ、乗算時間が短縮できるという効果がある
。
算処理が必要ない場合にＦｉ複数のビットシフトを１ス
テツプで行うことができるように構成することにより、
乗数の値に０のビットが含まれている場合には、複数の
ビットを一括して処理することができるため、乗むの全
ビットが１である場合を除いて短いステップで乗算を行
うことができ、乗算時間が短縮できるという効果がある
。
第１図は、従来方式の乗算器の構成例のブロック図であ
る。 第２図は、従来方式の乗算器による乗算の一例を示す図
である。 第３図は、本発明による乗算器の一実施例のブロック図
である。 第４図は、第３図に示す乗算器による乗算の一例を示す
図である。 １１〜１３．１６．２１〜２３．２５・・・・轡・レジ
スタ １４．２４・・・・・演算回路 １５．２５．２７＠−−シフト回路 １７．２８・拳・・・減算回路 ２６・・・響・・・・検出回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
る。 第２図は、従来方式の乗算器による乗算の一例を示す図
である。 第３図は、本発明による乗算器の一実施例のブロック図
である。 第４図は、第３図に示す乗算器による乗算の一例を示す
図である。 １１〜１３．１６．２１〜２３．２５・・・・轡・レジ
スタ １４．２４・・・・・演算回路 １５．２５．２７＠−−シフト回路 １７．２８・拳・・・減算回路 ２６・・・響・・・・検出回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- 【特許請求の範囲】 部分積を保持するだめの部分積保持レジスタと。 乗数および演算結果を保持するだめの乗数保持レジスタ
と、被乗数を保持するための被乗数レジスタと、前記部
分積保持レジヌクの内容と前記被乗数保持レジスタの内
容とに対して演算を実行するための演算回路と、前記演
算回路の出力と前記乗載保持レジスタの内容とを連結し
て右シフトを実行するための第１のシフト回路と、前記
実行すべき演算回路を保持するためのステップ数保持レ
ジスタとを具備して構成した１ビット処理方式の乗算器
において、前記乗算保持レジスタの内容を下位ビットか
ら調べて連続する０のＶを検出するためのビット数検出
回路を具備し、前記ビット数検出回路の内容に１を加え
た値と前記ステップ数保持レジスタの内容とを比較して
小さい方の指示するビット砂だけ右シフトを実行するよ
うに構成したことを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10436983A JPS59229644A (ja) | 1983-06-10 | 1983-06-10 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10436983A JPS59229644A (ja) | 1983-06-10 | 1983-06-10 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229644A true JPS59229644A (ja) | 1984-12-24 |
Family
ID=14378887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10436983A Pending JPS59229644A (ja) | 1983-06-10 | 1983-06-10 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229644A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198125A (ja) * | 1987-02-13 | 1988-08-16 | Nec Corp | 乗算回路 |
| JPS63282839A (ja) * | 1987-05-14 | 1988-11-18 | Nec Corp | 乗算回路 |
| JPS6461821A (en) * | 1987-09-02 | 1989-03-08 | Matsushita Electric Ind Co Ltd | Multiplication circuit |
| JPH02206832A (ja) * | 1989-02-07 | 1990-08-16 | Matsushita Electric Ind Co Ltd | 乗算器 |
-
1983
- 1983-06-10 JP JP10436983A patent/JPS59229644A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63198125A (ja) * | 1987-02-13 | 1988-08-16 | Nec Corp | 乗算回路 |
| JPS63282839A (ja) * | 1987-05-14 | 1988-11-18 | Nec Corp | 乗算回路 |
| JPS6461821A (en) * | 1987-09-02 | 1989-03-08 | Matsushita Electric Ind Co Ltd | Multiplication circuit |
| JPH02206832A (ja) * | 1989-02-07 | 1990-08-16 | Matsushita Electric Ind Co Ltd | 乗算器 |
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