JPS5985539A - 除算処理装置 - Google Patents
除算処理装置Info
- Publication number
- JPS5985539A JPS5985539A JP57195187A JP19518782A JPS5985539A JP S5985539 A JPS5985539 A JP S5985539A JP 57195187 A JP57195187 A JP 57195187A JP 19518782 A JP19518782 A JP 19518782A JP S5985539 A JPS5985539 A JP S5985539A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- divisor
- input
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は２進数の除算をシフトレジスタ・キャリレジス
タの組合せにより高速演算のできる除算処理装置に関す
る。
タの組合せにより高速演算のできる除算処理装置に関す
る。
（２）従来技術と問題点
２進数について除算するときは２ｎビツトの被除数に対
しｎビットで除算するとその商はｎビットとなり、一般
的に引放力法と云われる方法を使用する。第１図につい
て以下説明し、第２図にフローチャートを示す。例えば
３２ビツトの被除数Ｒに対し１６ビツトの除数で演算を
行なうとき、被除数・除数ともに零でなく正に変換され
ているものとし、図示しない演算回数カウンタな１゛５
とセットする。被除数Ｒの上位ＲＨより除数を１回減丼
する。実際の演算は〔除数＋１〕を被除数Ｈに加算する
ことである。その結果キャリが生じたときに被除数を１
ビツト左シフトさせ、除数の最下位ピッｌ’“１”とす
る。次に被除数の上位から、除数を前向同様に減算する
（演算回数は１４になる）。なお当初の演算の結果キャ
リが生じないときは被除数を１ビツト左シフトして、被
除数の上位に除数を加算する。その次に除数の減算を行
なう。この処理を繰返しカウンタが１ずつ減じて行き零
となるまで行なわれる。最終回の演算において１ビツト
左シフトしてから、キャリの無いときは被除数の上位に
除数を加え、キャリのあったとき被除数の最下位を“１
”として終了する。
しｎビットで除算するとその商はｎビットとなり、一般
的に引放力法と云われる方法を使用する。第１図につい
て以下説明し、第２図にフローチャートを示す。例えば
３２ビツトの被除数Ｒに対し１６ビツトの除数で演算を
行なうとき、被除数・除数ともに零でなく正に変換され
ているものとし、図示しない演算回数カウンタな１゛５
とセットする。被除数Ｒの上位ＲＨより除数を１回減丼
する。実際の演算は〔除数＋１〕を被除数Ｈに加算する
ことである。その結果キャリが生じたときに被除数を１
ビツト左シフトさせ、除数の最下位ピッｌ’“１”とす
る。次に被除数の上位から、除数を前向同様に減算する
（演算回数は１４になる）。なお当初の演算の結果キャ
リが生じないときは被除数を１ビツト左シフトして、被
除数の上位に除数を加算する。その次に除数の減算を行
なう。この処理を繰返しカウンタが１ずつ減じて行き零
となるまで行なわれる。最終回の演算において１ビツト
左シフトしてから、キャリの無いときは被除数の上位に
除数を加え、キャリのあったとき被除数の最下位を“１
”として終了する。
その結果被除数をセットしたレジスタの下位には商が、
上位には余りがセットされている。
上位には余りがセットされている。
以上の演算処理では、マイクロプログラムによる１回の
ステップで演算しその結果キャリの有無により次の処理
を決定し実行するから、１回の演算に要するステップと
して４ステップ程度を必要とする。演算回数は除数のビ
ット幅であるから除算全体として最低６４ステツプを摸
し、時間的に早くないという欠点があった。
ステップで演算しその結果キャリの有無により次の処理
を決定し実行するから、１回の演算に要するステップと
して４ステップ程度を必要とする。演算回数は除数のビ
ット幅であるから除算全体として最低６４ステツプを摸
し、時間的に早くないという欠点があった。
（３）発明の目的
本発明の目的は前述の欠点を改善し、シフトレジスタと
キャリレジスタを動作させるクロックパルスの印加によ
り高速演算のできる除算処理装置を提供することにある
。
キャリレジスタを動作させるクロックパルスの印加によ
り高速演算のできる除算処理装置を提供することにある
。
（４）発明の構成
前述の目的を達成するための不発明の構成は、マイクロ
プログラムにより動作する演算処ｊｌ！！装置と、該演
算処理装置の一方の入力ビツト幅に対して２倍のビット
幅を有し、且つ１ビツト左シフト機能を有するシフトレ
ジスタと、前記演算処理装置の演算のとき出力に発生す
るキャリをセーブするキャリレジスタと、演算処理装置
の他方の除数データ入力側にマルチプレクサとを設け、
該マルチプレクサは演算処理装置の他方の入力として除
数データを正に変換したデータであるか、そのデータを
反転して“１”を加えた数であるかを前記キャリレジス
タの値に応じて選択し、且つ前記シフトレジスタが１ビ
ツト左シフトしたとき最下位ビットにキャリレジスタの
値なセットすることを繰返して演算処理を行なうことで
ある。
プログラムにより動作する演算処ｊｌ！！装置と、該演
算処理装置の一方の入力ビツト幅に対して２倍のビット
幅を有し、且つ１ビツト左シフト機能を有するシフトレ
ジスタと、前記演算処理装置の演算のとき出力に発生す
るキャリをセーブするキャリレジスタと、演算処理装置
の他方の除数データ入力側にマルチプレクサとを設け、
該マルチプレクサは演算処理装置の他方の入力として除
数データを正に変換したデータであるか、そのデータを
反転して“１”を加えた数であるかを前記キャリレジス
タの値に応じて選択し、且つ前記シフトレジスタが１ビ
ツト左シフトしたとき最下位ビットにキャリレジスタの
値なセットすることを繰返して演算処理を行なうことで
ある。
（５）発明の実施例
第３図は本発明の一実施例の構成図を示している。第３
図において、ＡＬＵは演算処理装置（以下本明細書にお
いてＡＬｔＪと略記する）、ＳＨＲは被除数な格納する
ためのシフトレジスタ、ＤＲｌ、ＤＲｌは除数を格納す
るためのレジスタで、ＤＲｌには除数（データを正に変
換したもの）を、ＤＲｌには（除数＋１）即ち除数を負
に変換したデータをそれぞれ格納する。ＭＰＸはマルチ
プレクサ、ＣＲｆｉキャリレジスクで単一のレジスタを
便宜上左右に２個所示している。またＺＲはＡＬＵの通
常の演算結果を格納するレジスタを示す。ＡＬＵの入カ
ビツ）ｌｌｌ［ｉ％に対し除数格納レジスタＤＲ１、Ｄ
Ｒｌ ｋｌ同一幅であり、シフトレジスタＳＨＲｔ’！
２倍のビット幅を有する。またシフトレジスタＳＨＥ
は入カデーク線ＤＴＬに到来したビットを１ビツト左に
ソフトして取込むように動作する。またマルチプレクサ
ＭＰＸはキャリレジスタが“１”であるか“０”である
かに対応してＡＬＵに取込むデータをレジスタＤＲ１か
らまたはＤＲｌからに切り分ける。ＡＬＵのＸバスのλ
カとして除数を、Ｘバスの入力として被除数の上位ＲＨ
を入力し、ＡＬＵ Ｋお（・て（Ｙ入力値−Ｘ人力値）
を演算させる。その後ＡＬＵの機能は加算に固定させる
。当初の減算の結果ＡＬＵ出力にキャリ“１”が立つと
きキャリレジスタＯＲにセットされ次のクロックパルス
の入力時（このマイクロステップのとき）シフトレジス
タＳＨＲＫはデータラインＩＤＬ上のデータが１ビツト
左シフトされ入力される。このときキャリ“１Ｎがキャ
リレジスタＯＲからシフトレジスタの最下位ビットにシ
フトインされる。そしてキャリレジスタＯＲが“１”で
あるからマルチプレクサＭＰＸはデータレジスタとして
ＤＲｌの方を選択しておく。次のマイクロステップにお
いてＡＬＵにはＸバスのＤＲ２データと、Ｙバスノシフ
トレジスタ上位（ＲＨ）が入力され結果的に（被除数上
位）−（除数〕という減算の演算が行なわれる。若しキ
ャリ“０”のときはキャリレジスタＯＲに“０”がセッ
トされるので、マルチプレクサＭＰＸはレジスフＤＲ１
の内容をＸバスに入力させるように切替える。したがっ
てＡＬＵの演算は（被除数上位）＋（除数）という加算
演算である。以上の演算を除数のデータ幅のビット数だ
け繰返す。その結果商と余りがシフトレジスタＳＨＨの
それぞれ下位と上位に得られる。なお最後の演算時にキ
ャリが“０”であるときは′被除数の上位に除数を加え
る補正を行なう。
図において、ＡＬＵは演算処理装置（以下本明細書にお
いてＡＬｔＪと略記する）、ＳＨＲは被除数な格納する
ためのシフトレジスタ、ＤＲｌ、ＤＲｌは除数を格納す
るためのレジスタで、ＤＲｌには除数（データを正に変
換したもの）を、ＤＲｌには（除数＋１）即ち除数を負
に変換したデータをそれぞれ格納する。ＭＰＸはマルチ
プレクサ、ＣＲｆｉキャリレジスクで単一のレジスタを
便宜上左右に２個所示している。またＺＲはＡＬＵの通
常の演算結果を格納するレジスタを示す。ＡＬＵの入カ
ビツ）ｌｌｌ［ｉ％に対し除数格納レジスタＤＲ１、Ｄ
Ｒｌ ｋｌ同一幅であり、シフトレジスタＳＨＲｔ’！
２倍のビット幅を有する。またシフトレジスタＳＨＥ
は入カデーク線ＤＴＬに到来したビットを１ビツト左に
ソフトして取込むように動作する。またマルチプレクサ
ＭＰＸはキャリレジスタが“１”であるか“０”である
かに対応してＡＬＵに取込むデータをレジスタＤＲ１か
らまたはＤＲｌからに切り分ける。ＡＬＵのＸバスのλ
カとして除数を、Ｘバスの入力として被除数の上位ＲＨ
を入力し、ＡＬＵ Ｋお（・て（Ｙ入力値−Ｘ人力値）
を演算させる。その後ＡＬＵの機能は加算に固定させる
。当初の減算の結果ＡＬＵ出力にキャリ“１”が立つと
きキャリレジスタＯＲにセットされ次のクロックパルス
の入力時（このマイクロステップのとき）シフトレジス
タＳＨＲＫはデータラインＩＤＬ上のデータが１ビツト
左シフトされ入力される。このときキャリ“１Ｎがキャ
リレジスタＯＲからシフトレジスタの最下位ビットにシ
フトインされる。そしてキャリレジスタＯＲが“１”で
あるからマルチプレクサＭＰＸはデータレジスタとして
ＤＲｌの方を選択しておく。次のマイクロステップにお
いてＡＬＵにはＸバスのＤＲ２データと、Ｙバスノシフ
トレジスタ上位（ＲＨ）が入力され結果的に（被除数上
位）−（除数〕という減算の演算が行なわれる。若しキ
ャリ“０”のときはキャリレジスタＯＲに“０”がセッ
トされるので、マルチプレクサＭＰＸはレジスフＤＲ１
の内容をＸバスに入力させるように切替える。したがっ
てＡＬＵの演算は（被除数上位）＋（除数）という加算
演算である。以上の演算を除数のデータ幅のビット数だ
け繰返す。その結果商と余りがシフトレジスタＳＨＨの
それぞれ下位と上位に得られる。なお最後の演算時にキ
ャリが“０”であるときは′被除数の上位に除数を加え
る補正を行なう。
以上の動作はセットクロックパルスｉ ＡＬＵの入力ビ
ツト幅の数だけ与えて得られるから、除算の結果が得ら
れるまでのマイ゛クロ命令の所要数は当然従来まり少な
くて良い。
ツト幅の数だけ与えて得られるから、除算の結果が得ら
れるまでのマイ゛クロ命令の所要数は当然従来まり少な
くて良い。
（６）発明の効果
不発明によるとＡＬＵに与えるデータとして被除数上位
の値と除数の値とを、前ステップにおけるＡＬＵの演算
結果におけるキャリにより加算または結果的に減算とす
るように切替え、て入力されるから、ＡＬＵの入力ビッ
ト幅の数だけのクロックパルス乞与えることにより除算
結果が得られ、所賛時間は従来より少なくなる。
の値と除数の値とを、前ステップにおけるＡＬＵの演算
結果におけるキャリにより加算または結果的に減算とす
るように切替え、て入力されるから、ＡＬＵの入力ビッ
ト幅の数だけのクロックパルス乞与えることにより除算
結果が得られ、所賛時間は従来より少なくなる。
第１図は従来の除算処理の説明図、第２図は第１図によ
る除算処理の動作フローチャート、第３図は本発明の一
笑施例の構成を示す図である。 ＡＬＵ・・・演算処ｊ！装置 ＳＨＲ・・・シフ
トレジスタＯＲ・・・キャリレジスタ ＭＰＸ・
・・マルチプレクサＤＲ１、ＤＲ２・・・除数格納用レ
ジスタＤＴＬ・・・入力データ線 特許出願人 富士通株式会社 代 理 人 弁理土鈴木栄祐 ◆−−− 第１図
る除算処理の動作フローチャート、第３図は本発明の一
笑施例の構成を示す図である。 ＡＬＵ・・・演算処ｊ！装置 ＳＨＲ・・・シフ
トレジスタＯＲ・・・キャリレジスタ ＭＰＸ・
・・マルチプレクサＤＲ１、ＤＲ２・・・除数格納用レ
ジスタＤＴＬ・・・入力データ線 特許出願人 富士通株式会社 代 理 人 弁理土鈴木栄祐 ◆−−− 第１図
Claims (1)
- マイクロプログラムにより動作する演算処理装置と、該
演算処理装置の一方の入力ビツト幅に対して２倍のビッ
ト幅を有し且つ１ビツト左シフト機能を有するシフトレ
ジスタと、前記演算処理装置の演算のとき出力に発生す
るキャリなセーブするキャリレジスタと、演算処理装置
の他方の除数データ入力側にマルチプレクサとを設け、
該マルチプレクサは演算処理装置の他方の入力として除
数データを正に変換したデータであるか、そのデータを
反転して“１″を加えた数であるかを前記キャリレジス
タの値に応じて選択し、且つ前記シフトレジスタが１ビ
ツト左シフトしたとき最下位ビットにキャリレジスタの
値をセントすることを繰返して演算処理を行なうことを
％徴とする除算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195187A JPS5985539A (ja) | 1982-11-06 | 1982-11-06 | 除算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57195187A JPS5985539A (ja) | 1982-11-06 | 1982-11-06 | 除算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5985539A true JPS5985539A (ja) | 1984-05-17 |
Family
ID=16336896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57195187A Pending JPS5985539A (ja) | 1982-11-06 | 1982-11-06 | 除算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5985539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346539A (ja) * | 1986-08-14 | 1988-02-27 | Toshiba Corp | 除算回路 |
-
1982
- 1982-11-06 JP JP57195187A patent/JPS5985539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346539A (ja) * | 1986-08-14 | 1988-02-27 | Toshiba Corp | 除算回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5426600A (en) | Double precision division circuit and method for digital signal processor | |
| JPH0477932B2 (ja) | ||
| JPH05250146A (ja) | 整数累乗処理を行なうための回路及び方法 | |
| JPS60140429A (ja) | １０進乗算装置 | |
| GB2120426A (en) | Operation processing apparatus | |
| JPH07107664B2 (ja) | 乗算回路 | |
| JPH0234054B2 (ja) | ||
| US4935890A (en) | Format converting circuit for numeric data | |
| JPS5985539A (ja) | 除算処理装置 | |
| JP2579321B2 (ja) | バイナリ処理装置 | |
| JP3579087B2 (ja) | 演算器およびマイクロプロセッサ | |
| JPH0831024B2 (ja) | 演算プロセッサ | |
| JPS6259828B2 (ja) | ||
| JP2664750B2 (ja) | 演算装置及び演算処理方法 | |
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| JPS63254525A (ja) | 除算装置 | |
| JPS59229644A (ja) | 乗算器 | |
| JP3137131B2 (ja) | 浮動小数点乗算器及び乗算方法 | |
| KR100251547B1 (ko) | 디지탈신호처리기(Digital Sgnal Processor) | |
| JP2675087B2 (ja) | マイクロコンピュータ | |
| JP3110072B2 (ja) | 事前正規化回路 | |
| JPS60247736A (ja) | 除算回路 | |
| JP2575856B2 (ja) | 演算回路 | |
| JPS5972541A (ja) | デ−タ処理装置 | |
| JPH04160533A (ja) | マイクロ・プロセッサ |