JP2579321B2 - バイナリ処理装置 - Google Patents
バイナリ処理装置Info
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- JP2579321B2 JP2579321B2 JP62209411A JP20941187A JP2579321B2 JP 2579321 B2 JP2579321 B2 JP 2579321B2 JP 62209411 A JP62209411 A JP 62209411A JP 20941187 A JP20941187 A JP 20941187A JP 2579321 B2 JP2579321 B2 JP 2579321B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- binary
- ldb
- udb
- digit
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5352—Non-restoring division not covered by G06F7/5375
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、バイナリ商およびバイナリ剰余を得るた
めに、バイナリ除数によってＮビットのバイナリ被除数
を除算するバイナリ処理装置に関する。
めに、バイナリ除数によってＮビットのバイナリ被除数
を除算するバイナリ処理装置に関する。
マイクロコンピュータを使用するデジタル信号プロセ
ッサは、汎用マイクロプロセッサを使用して一般的に達
成されるよりも、より効果的に多様なタスクを実行する
ために開発された。そのようなデジタル信号プロセッサ
において使用された１つの標準除算技法は、基数２の非
復元除算アルゴリズム（radix 2 non−restoring divid
e algorithm）を使用するものである。そのような公知
の演算技法にあっては、下記表Ｉに示されるシーケンス
を用い、各処理段階の結果は、最終的な商と剰余を導出
するために、２つのアキュムレータに反復して記憶され
る。
ッサは、汎用マイクロプロセッサを使用して一般的に達
成されるよりも、より効果的に多様なタスクを実行する
ために開発された。そのようなデジタル信号プロセッサ
において使用された１つの標準除算技法は、基数２の非
復元除算アルゴリズム（radix 2 non−restoring divid
e algorithm）を使用するものである。そのような公知
の演算技法にあっては、下記表Ｉに示されるシーケンス
を用い、各処理段階の結果は、最終的な商と剰余を導出
するために、２つのアキュムレータに反復して記憶され
る。
表Ｉの段階１において、剰余Ｒを最終的に保持するア
キュムレータACC1は,0に初期化される。商Ｑを最終的に
保持するアキュムレータACC0は、被除数ｄをロードされ
る。
キュムレータACC1は,0に初期化される。商Ｑを最終的に
保持するアキュムレータACC0は、被除数ｄをロードされ
る。
段階２の（ａ）において、剰余Ｒは、０より小さいか
否かを決定するために、最初に検査される。その後、そ
れぞれ、アキュムレータACC1とACC0における現在値Ｒと
Ｑの双方は、２倍に設定され、アキュムレータACC0に現
在記憶されている被除数ｄの上位桁のビットｑが、剰余
Ｒに加算される。剰余Ｒにおける検査の結果により、ア
キュムレータACC1に再び記憶された剰余に対して新しい
値を導出するために、除数Ｄは、剰余の現在値（curren
t value）に加算されるか、又はそれから減算される。
否かを決定するために、最初に検査される。その後、そ
れぞれ、アキュムレータACC1とACC0における現在値Ｒと
Ｑの双方は、２倍に設定され、アキュムレータACC0に現
在記憶されている被除数ｄの上位桁のビットｑが、剰余
Ｒに加算される。剰余Ｒにおける検査の結果により、ア
キュムレータACC1に再び記憶された剰余に対して新しい
値を導出するために、除数Ｄは、剰余の現在値（curren
t value）に加算されるか、又はそれから減算される。
段階２の（ｂ）において、剰余Ｒの現在値が負である
ならば、アキュムレータACC0における商Ｑは、同じまま
である。一方、Ｒの値が０以上又は等しければ、アキュ
ムレータACC0における商Ｑの値は、１だけ増分される。
ならば、アキュムレータACC0における商Ｑは、同じまま
である。一方、Ｒの値が０以上又は等しければ、アキュ
ムレータACC0における商Ｑの値は、１だけ増分される。
一旦段階２がｎ回反復される（この場合ｎは、被除数
ｄにおけるバイナリ・ビット数である）と、アキュムレ
ータACC1における現在値が負であるならば、段階３が、
剰余Ｒを正確に復元するために一度実行される。
ｄにおけるバイナリ・ビット数である）と、アキュムレ
ータACC1における現在値が負であるならば、段階３が、
剰余Ｒを正確に復元するために一度実行される。
公知の如く、段階２の（ａ）におけるＲとＱの値は、
レジスタACC1とACC0においてそれらを１位置シフトする
ことによって、２倍に設定される。段階２の（ａ）にお
いて詳述された如く、ＤがＲに加算されるべきか、又は
それから除算されるべきか、また、段階２の（ｂ）にお
いて詳述された如く、商Ｑが同じであるべきか、又は１
だけ増分されるべきかを決定するために、除算演算の各
反復中、Ｒの値に対して２度検査することが必要とな
る。このため、この標準技法を使用した場合、剰余Ｒ
は、除算演算の各段階中、２度検査されなければならな
い。段階２の各反復中Ｒの値を２度検査することが必要
であるから、命令サイクル数は、被除数ｄにおけるバイ
ナリ・ビット数の本質的に２倍となる。段階２がｎ回反
復された後、アキュムレータACC1における結果が負であ
るならば、段階３が、剰余を正値に復元するために必要
とされる。
レジスタACC1とACC0においてそれらを１位置シフトする
ことによって、２倍に設定される。段階２の（ａ）にお
いて詳述された如く、ＤがＲに加算されるべきか、又は
それから除算されるべきか、また、段階２の（ｂ）にお
いて詳述された如く、商Ｑが同じであるべきか、又は１
だけ増分されるべきかを決定するために、除算演算の各
反復中、Ｒの値に対して２度検査することが必要とな
る。このため、この標準技法を使用した場合、剰余Ｒ
は、除算演算の各段階中、２度検査されなければならな
い。段階２の各反復中Ｒの値を２度検査することが必要
であるから、命令サイクル数は、被除数ｄにおけるバイ
ナリ・ビット数の本質的に２倍となる。段階２がｎ回反
復された後、アキュムレータACC1における結果が負であ
るならば、段階３が、剰余を正値に復元するために必要
とされる。
この発明は、上記に鑑みてなされたものであって、演
算処理を単純化して、効率的にバイナリ商およびバイナ
リ剰余を得るために、バイナリ除数によってＮビットの
バイナリ被除数を除算するバイナリ処理装置の提供を目
的とする。
算処理を単純化して、効率的にバイナリ商およびバイナ
リ剰余を得るために、バイナリ除数によってＮビットの
バイナリ被除数を除算するバイナリ処理装置の提供を目
的とする。
この発明は、上記の目的を達成するため、アキュムレ
ータとシフト・レジスタを使用し、そして分割算術論理
ユニットによって実行される命令サイクルを適切に指定
することによって、Ｎが被除数におけるバイナリ・ビッ
ト数に等しいとき、Ｎ＋１命令サイクルを有する除算ア
ルゴリズムが、使用されるものである。
ータとシフト・レジスタを使用し、そして分割算術論理
ユニットによって実行される命令サイクルを適切に指定
することによって、Ｎが被除数におけるバイナリ・ビッ
ト数に等しいとき、Ｎ＋１命令サイクルを有する除算ア
ルゴリズムが、使用されるものである。
すなわち、バイナリ商（Ｑ）およびバイナリ余剰
（Ｒ）を得るために、バイナリ除数（Ｄ）によってＮビ
ットのバイナリ被除数（ｄ）を除算するバイナリ処理装
置において、選択的に、かつ、独立して制御可能な上位
桁ビット（UDB）部および下位桁ビット（LDB）部を有す
るシフト・記憶手段と、制御手段と、を備え、前記シフ
ト・記憶手段の上位桁ビット（UDB）部および下位桁ビ
ット（LDB）部に記憶された連結バイナリ数が、前記上
位桁ビット（UDB）部および下位桁ビット（LDB）部の上
位桁方向に１ビットシフトされることができ、前記制御
手段が、第１のステップとして、初期のバイナリ値を前
記シフト・記憶手段の上位桁ビット（UDB）部に記憶す
ると共に、バイナリ被除数（ｄ）を前記シフト記憶手段
の下位桁ビット（LDB）部に記憶し、第２のステップと
して、前記第１のステップ後、前記上位桁ビット（UD
B）部に記憶されたバイナリ数の現在の値が負であるか
否かについて検査し、前記検査結果が負であれば、上位
桁ビット（UDB）部および下位桁ビット（LDB）部に記憶
された連結バイナリ数を上位桁方向に１ビットシフトさ
せ、前記バイナリ除数（Ｄ）を前記上位桁ビット（UD
B）部に記憶された前記バイナリ数に加えると共に、前
記下位桁ビット（LDB）部に記憶されたバイナリ数を１
だけ増加させ、前記検査結果が負でなければ、前記上位
桁ビット（UDB）部および下位桁ビット（LDB）部に記憶
された連結バイナリ数を上位桁方向に１ビットシフトさ
せ、前記バイナリ除数（Ｄ）を前記上位桁ビット（UD
B）部に記憶された前記バイナリ数から減算し、第３の
ステップとして、前記第２のステップ後、前記上位桁ビ
ット（UDB）部に記憶されたバイナリ数の現在の値が負
であるか否かについて検査し、前記検査結果が負であれ
ば、バイナリ剰余（Ｒ）を得るために、前記上位桁ビッ
ト（UDB）部に記憶されたバイナリ数に前記バイナリ除
数（Ｄ）を加え、前記下位桁ビット（LDB）部に記憶さ
れた前記バイナリ数を上位桁方向に１ビットシフトさ
せ、前記下位桁ビット（LDB）部に記憶されたバイナリ
数を１だけ増加させ、前記バイナリ商（Ｑ）を得るため
に前記下位桁ビット（LDB）部に記憶された数を反転さ
せ、前記検査結果が負でなければ、前記上位桁ビット
（UDB）部からバイナリ剰余（Ｒ）を得て、前記下位桁
ビット（LDB）部に記憶されたバイナリ数を上位桁方向
に１ビットシフトさせ、前記バイナリ商（Ｑ）を得るた
めに前記下位桁ビット（LDB）部に記憶された数を反転
させるものである。
（Ｒ）を得るために、バイナリ除数（Ｄ）によってＮビ
ットのバイナリ被除数（ｄ）を除算するバイナリ処理装
置において、選択的に、かつ、独立して制御可能な上位
桁ビット（UDB）部および下位桁ビット（LDB）部を有す
るシフト・記憶手段と、制御手段と、を備え、前記シフ
ト・記憶手段の上位桁ビット（UDB）部および下位桁ビ
ット（LDB）部に記憶された連結バイナリ数が、前記上
位桁ビット（UDB）部および下位桁ビット（LDB）部の上
位桁方向に１ビットシフトされることができ、前記制御
手段が、第１のステップとして、初期のバイナリ値を前
記シフト・記憶手段の上位桁ビット（UDB）部に記憶す
ると共に、バイナリ被除数（ｄ）を前記シフト記憶手段
の下位桁ビット（LDB）部に記憶し、第２のステップと
して、前記第１のステップ後、前記上位桁ビット（UD
B）部に記憶されたバイナリ数の現在の値が負であるか
否かについて検査し、前記検査結果が負であれば、上位
桁ビット（UDB）部および下位桁ビット（LDB）部に記憶
された連結バイナリ数を上位桁方向に１ビットシフトさ
せ、前記バイナリ除数（Ｄ）を前記上位桁ビット（UD
B）部に記憶された前記バイナリ数に加えると共に、前
記下位桁ビット（LDB）部に記憶されたバイナリ数を１
だけ増加させ、前記検査結果が負でなければ、前記上位
桁ビット（UDB）部および下位桁ビット（LDB）部に記憶
された連結バイナリ数を上位桁方向に１ビットシフトさ
せ、前記バイナリ除数（Ｄ）を前記上位桁ビット（UD
B）部に記憶された前記バイナリ数から減算し、第３の
ステップとして、前記第２のステップ後、前記上位桁ビ
ット（UDB）部に記憶されたバイナリ数の現在の値が負
であるか否かについて検査し、前記検査結果が負であれ
ば、バイナリ剰余（Ｒ）を得るために、前記上位桁ビッ
ト（UDB）部に記憶されたバイナリ数に前記バイナリ除
数（Ｄ）を加え、前記下位桁ビット（LDB）部に記憶さ
れた前記バイナリ数を上位桁方向に１ビットシフトさ
せ、前記下位桁ビット（LDB）部に記憶されたバイナリ
数を１だけ増加させ、前記バイナリ商（Ｑ）を得るため
に前記下位桁ビット（LDB）部に記憶された数を反転さ
せ、前記検査結果が負でなければ、前記上位桁ビット
（UDB）部からバイナリ剰余（Ｒ）を得て、前記下位桁
ビット（LDB）部に記憶されたバイナリ数を上位桁方向
に１ビットシフトさせ、前記バイナリ商（Ｑ）を得るた
めに前記下位桁ビット（LDB）部に記憶された数を反転
させるものである。
また、前記シフト・記憶手段は、選択的に、かつ、独
立して制御可能な上位桁ビット（UDB）部および下位桁
ビット（LDB）部を有する記憶手段（21）と、選択的
に、かつ、独立して制御可能な上位桁ビット（UDB）部
および下位桁ビット（LDB）部を有しており、それによ
って前記上位桁ビット（UDB）部および下位桁ビット（L
DB）部に記録された連結バイナリ数を前記上位桁ビット
（UDB）部および下位桁ビット（LDB）部の上位桁方向に
１ビットシフトさせるシフト・レジスタ手段（15）と、
選択的に、かつ、独立して制御可能な上位桁ビット（UD
B）部および下位桁ビット（LDB）部を有する演算論理手
段（20）と、を有し、前記制御手段により、前記記憶手
段（21）の前記上位桁ビット（UDB）部が初期バイナリ
値としての零を最初に記憶し、前記記憶手段（21）の前
記下位桁ビット（LDB）部が前記バイナリ被除数（ｄ）
を記憶し、前記記憶手段（21）の前記上位桁ビット（UD
B）部および下位桁ビット（LDB）部から引き出されたバ
イナリ数が、前記シフト・レジスタ手段の前記上位桁ビ
ット（UDB）部および下位桁ビット（LDB）部に記憶さ
れ、前記演算論理手段（20）の前記下位桁ビット（LD
B）部が、前記シフト・レジスタ手段（15）の前記下位
桁ビット（LDB）部から引き出されたバイナリ数の値を
増加させ、あるいは、増加させず、前記記憶手段（21）
の前記下位桁ビット（LDB）部に、その結果を記憶し、
前記演算論理手段（20）の上位桁ビット（UDB）部が、
前記シフト・レジスタ手段（15）の前記上位桁ビット
（UDB）部から引き出されたバイナリ数の値にバイナリ
除数（Ｄ）を加算し、あるいは、前記シフト・レジスタ
手段（15）の前記上位桁ビット（UDB）部から引き出さ
れたバイナリ数の値からバイナリ除数（Ｄ）を減算し、
前記記憶手段（21）の前記上位桁ビット（UDB）部に、
その結果を記憶する、制御が実行されるものである。
立して制御可能な上位桁ビット（UDB）部および下位桁
ビット（LDB）部を有する記憶手段（21）と、選択的
に、かつ、独立して制御可能な上位桁ビット（UDB）部
および下位桁ビット（LDB）部を有しており、それによ
って前記上位桁ビット（UDB）部および下位桁ビット（L
DB）部に記録された連結バイナリ数を前記上位桁ビット
（UDB）部および下位桁ビット（LDB）部の上位桁方向に
１ビットシフトさせるシフト・レジスタ手段（15）と、
選択的に、かつ、独立して制御可能な上位桁ビット（UD
B）部および下位桁ビット（LDB）部を有する演算論理手
段（20）と、を有し、前記制御手段により、前記記憶手
段（21）の前記上位桁ビット（UDB）部が初期バイナリ
値としての零を最初に記憶し、前記記憶手段（21）の前
記下位桁ビット（LDB）部が前記バイナリ被除数（ｄ）
を記憶し、前記記憶手段（21）の前記上位桁ビット（UD
B）部および下位桁ビット（LDB）部から引き出されたバ
イナリ数が、前記シフト・レジスタ手段の前記上位桁ビ
ット（UDB）部および下位桁ビット（LDB）部に記憶さ
れ、前記演算論理手段（20）の前記下位桁ビット（LD
B）部が、前記シフト・レジスタ手段（15）の前記下位
桁ビット（LDB）部から引き出されたバイナリ数の値を
増加させ、あるいは、増加させず、前記記憶手段（21）
の前記下位桁ビット（LDB）部に、その結果を記憶し、
前記演算論理手段（20）の上位桁ビット（UDB）部が、
前記シフト・レジスタ手段（15）の前記上位桁ビット
（UDB）部から引き出されたバイナリ数の値にバイナリ
除数（Ｄ）を加算し、あるいは、前記シフト・レジスタ
手段（15）の前記上位桁ビット（UDB）部から引き出さ
れたバイナリ数の値からバイナリ除数（Ｄ）を減算し、
前記記憶手段（21）の前記上位桁ビット（UDB）部に、
その結果を記憶する、制御が実行されるものである。
以下、この発明に係るバイナリ処理装置の実施例を図
面を参照して説明する。バイナリ数の除算においては、
各プロセッサ・サイクルから生ずる商の数字は“1"又は
“0"のいずれかである。これは、除数を剰余から減算
し、その結果得た符号を調べることによって決定され
る。それが負であるならば、除数は、剰余を復元するた
めに加算されなければならず、そして商ビットは、“0"
にセットされる。それが０又は正であるならば、新剰余
が、減算の結果になり、そして商ビットは、“1"にセッ
トされる。それから、完全な手書きの除算（longhand d
ivision）における如く、数字は、各段階の後に繰り越
される。その結果、Ｎ個のそのような段階が、Ｎビット
の正バイナリ被除数の除算のために実行されなければな
らない。バイナリ数字の繰り越しは、有効に、剰余を２
倍にし、そして新数字をそれに加算する。これは、剰余
をレジスタにおいて１位置シフトし、そして数字を下位
桁の位置に繰り越させることによって達成される。除数
が剰余から減算されるとき、負値になるならば、剰余の
現在値は除数よりも小さいことが検出されたことから、
除数は剰余を復元するために加算されなければならな
い。
面を参照して説明する。バイナリ数の除算においては、
各プロセッサ・サイクルから生ずる商の数字は“1"又は
“0"のいずれかである。これは、除数を剰余から減算
し、その結果得た符号を調べることによって決定され
る。それが負であるならば、除数は、剰余を復元するた
めに加算されなければならず、そして商ビットは、“0"
にセットされる。それが０又は正であるならば、新剰余
が、減算の結果になり、そして商ビットは、“1"にセッ
トされる。それから、完全な手書きの除算（longhand d
ivision）における如く、数字は、各段階の後に繰り越
される。その結果、Ｎ個のそのような段階が、Ｎビット
の正バイナリ被除数の除算のために実行されなければな
らない。バイナリ数字の繰り越しは、有効に、剰余を２
倍にし、そして新数字をそれに加算する。これは、剰余
をレジスタにおいて１位置シフトし、そして数字を下位
桁の位置に繰り越させることによって達成される。除数
が剰余から減算されるとき、負値になるならば、剰余の
現在値は除数よりも小さいことが検出されたことから、
除数は剰余を復元するために加算されなければならな
い。
表Ｉを参照して先行技術の説明において述べた如く、
除算の各処理サイクルは、剰余Ｒの値に対して２つの連
続する検査を必要とする。第２の検査は、この機能を行
うための修正デジタル信号プロセッサを用いて修正除算
アルゴリズムを使用することによって除去された。これ
は、この発明の除算アルゴリズムを示す下記表IIを参照
することによって、より良く理解される。
除算の各処理サイクルは、剰余Ｒの値に対して２つの連
続する検査を必要とする。第２の検査は、この機能を行
うための修正デジタル信号プロセッサを用いて修正除算
アルゴリズムを使用することによって除去された。これ
は、この発明の除算アルゴリズムを示す下記表IIを参照
することによって、より良く理解される。
ここで、ｄ＝被除数 nビット、Ｄ＝除数 mビット、Ｒ
＝剰余 nビット、Ｑ＝商 nビット、ｑ＝商 UDBである。
＝剰余 nビット、Ｑ＝商 nビット、ｑ＝商 UDBである。
この除算アルゴリズムにおいて、剰余Ｒを最終的に保
持するアキュムレータACC1は、０に初期化され、一方、
商Ｑを最終的に含むアキュムレータACC0は、被除数ｄの
値に初期化される。
持するアキュムレータACC1は、０に初期化され、一方、
商Ｑを最終的に含むアキュムレータACC0は、被除数ｄの
値に初期化される。
それから、表IIの段階２において、負の符号ビットが
セットされているか否かを調べることによって、アキュ
ムレータACC1におけるＲの現在値が、０より小さいか否
かを決定するために検査が行われる。次に、剰余Ｒと商
Ｑの現在値が、２倍にされ、そしてアキュムレータACC0
に記憶された上位桁のビット（UDB）が、ACC1のそれに
加算される。これは、レジスタSRに入るとき、アキュム
レータACCの出力からの全信号を１ビット位置だけシフ
トすることによって、単一演算において容易に達成され
る。それから、除数Ｄの値が、剰余Ｒの値に加算され、
その結果は、商Ｑの値が１だけ増分される間に、アキュ
ムレータACC1に再び記憶される。そうでないときは、UD
Bを２倍にし、かつ、加算した後、除数Ｄは、剰余Ｒか
ら減算されるが、商Ｑは不変である。段階２は、被除数
ｄにおけるビット数に等しいＮ回反復される。
セットされているか否かを調べることによって、アキュ
ムレータACC1におけるＲの現在値が、０より小さいか否
かを決定するために検査が行われる。次に、剰余Ｒと商
Ｑの現在値が、２倍にされ、そしてアキュムレータACC0
に記憶された上位桁のビット（UDB）が、ACC1のそれに
加算される。これは、レジスタSRに入るとき、アキュム
レータACCの出力からの全信号を１ビット位置だけシフ
トすることによって、単一演算において容易に達成され
る。それから、除数Ｄの値が、剰余Ｒの値に加算され、
その結果は、商Ｑの値が１だけ増分される間に、アキュ
ムレータACC1に再び記憶される。そうでないときは、UD
Bを２倍にし、かつ、加算した後、除数Ｄは、剰余Ｒか
ら減算されるが、商Ｑは不変である。段階２は、被除数
ｄにおけるビット数に等しいＮ回反復される。
段階３において、剰余Ｒが負であるならば、除数の値
Ｄは、剰余を正整数に復元するために、それに加算され
る。結果として剰余Ｒが最終的に得られる。また、商Ｑ
の現在値を獲得するために、現在値は、アキュムレータ
ACC0において再び２倍にさり、それから段階２を反復す
ることによって１だけ増分される。これは、正しい出力
を導出するために、容易に逆転される補数値となる。段
階３において、剰余Ｒが負でないならば、剰余Ｒの現在
値は正しい。商Ｑの最終値は、段階２を反復し、かつ、
その結果を逆転することによって得られる。その結果、
Ｎビットバイナリ被除数の除算は、表Ｉにおいて規定さ
れた除算アルゴリズムに対する2N＋１サイクルとは反対
に、Ｎ＋１演算サイクルで完了する。これは、第２図に
示されたフローチャート・シーケンスを使用してプログ
ラムされるとき、第１図に示されたタイプの修正デジタ
ル信号プロセッサを使用することによって達成される。
Ｄは、剰余を正整数に復元するために、それに加算され
る。結果として剰余Ｒが最終的に得られる。また、商Ｑ
の現在値を獲得するために、現在値は、アキュムレータ
ACC0において再び２倍にさり、それから段階２を反復す
ることによって１だけ増分される。これは、正しい出力
を導出するために、容易に逆転される補数値となる。段
階３において、剰余Ｒが負でないならば、剰余Ｒの現在
値は正しい。商Ｑの最終値は、段階２を反復し、かつ、
その結果を逆転することによって得られる。その結果、
Ｎビットバイナリ被除数の除算は、表Ｉにおいて規定さ
れた除算アルゴリズムに対する2N＋１サイクルとは反対
に、Ｎ＋１演算サイクルで完了する。これは、第２図に
示されたフローチャート・シーケンスを使用してプログ
ラムされるとき、第１図に示されたタイプの修正デジタ
ル信号プロセッサを使用することによって達成される。
第１図と第２図を参照すると、デジタル信号プロセッ
サは、演算ユニット５と、制御・タイミングユニット６
を含む。制御・タイミングユニット６による制御下にお
いて、演算ユニット５では、16ビット・デジタル被除数
信号ｄが、バス11を通って受信された入力データからXR
レジスタ10にロードされる。それから、除数信号Ｄは、
再びバス11からの受信データにより、YRレジスタ12にロ
ードされる。被除数信号ｄは、また、Ｎサイクル・カウ
ンタ13に結合されるが、この場合16ビット・ワードの有
効ビット（significant bits）数が、初期的に決定され
る。XRレジスタ10からの被除数信号ｄは、マルチプレク
サ14を通り、32ビット・シフト・レジスタ15の下位桁の
ビット部分SR0に転送される。シフト・レジスタ15の上
位桁のビット部分SR1は、同時に、０に初期化される。
それから、この全バイナリ信号は、表IIの初期化段階１
を完了するために、シフト・レジスタ15のSR0とSR1部分
から、32ビット・バスにおける算術論理ユニット（AL
U）20を通って、アキュムレータユニット21のそれぞれ
のACC0及びACC1部分に転送される。このシーケンスは、
第２図に示されたフローチャートの段階１において明示
されている。
サは、演算ユニット５と、制御・タイミングユニット６
を含む。制御・タイミングユニット６による制御下にお
いて、演算ユニット５では、16ビット・デジタル被除数
信号ｄが、バス11を通って受信された入力データからXR
レジスタ10にロードされる。それから、除数信号Ｄは、
再びバス11からの受信データにより、YRレジスタ12にロ
ードされる。被除数信号ｄは、また、Ｎサイクル・カウ
ンタ13に結合されるが、この場合16ビット・ワードの有
効ビット（significant bits）数が、初期的に決定され
る。XRレジスタ10からの被除数信号ｄは、マルチプレク
サ14を通り、32ビット・シフト・レジスタ15の下位桁の
ビット部分SR0に転送される。シフト・レジスタ15の上
位桁のビット部分SR1は、同時に、０に初期化される。
それから、この全バイナリ信号は、表IIの初期化段階１
を完了するために、シフト・レジスタ15のSR0とSR1部分
から、32ビット・バスにおける算術論理ユニット（AL
U）20を通って、アキュムレータユニット21のそれぞれ
のACC0及びACC1部分に転送される。このシーケンスは、
第２図に示されたフローチャートの段階１において明示
されている。
ALU20は、１つが上位桁のビット（UDB）部分を提供
し、そして他方が下位桁ビット（LDB）部分を提供す
る、２つの従来における16ビットの独立に制御可能なユ
ニットから形成される。ALU20のUDB及びLDB部分は、バ
イナリ結果信号の下位桁のビットを保持するアキュムレ
ータACC0と、上位桁のビットを保持するアキュムレータ
ACC1とにより、２つの16ビット演算又は１つの32ビット
演算を行うために選択的に連結することができる。
し、そして他方が下位桁ビット（LDB）部分を提供す
る、２つの従来における16ビットの独立に制御可能なユ
ニットから形成される。ALU20のUDB及びLDB部分は、バ
イナリ結果信号の下位桁のビットを保持するアキュムレ
ータACC0と、上位桁のビットを保持するアキュムレータ
ACC1とにより、２つの16ビット演算又は１つの32ビット
演算を行うために選択的に連結することができる。
信号がシフト・レジスタ15からアキュムレータユニッ
ト21に転送されるとき、算術論理ユニット20は、負数を
指示するアキュムレータの負符号ビットがセットされて
いるか否かを決定するために検査を行う。アキュムレー
タACC1は０に初期化されているために、もちろん、初期
検査は、常に誤り返答となる。結果に拘わらず、アキュ
ムレータユニット21からの全信号は、シフト・レジスタ
15の入力に転送され、それからシフト・レジスタ15の上
位桁のビット端の方に１位置移動することによって、２
倍にされる。この段階中、シフト・レジスタ15の下位桁
及び上位桁のビット部分SR0とSR1の双方が連結される。
これは、自動的に、シフト・レジスタSR0における被除
数ｄの上位桁のビットが、シフト・レジスタSR1におけ
る剰余Ｒの現在値に加算されるということになる。
ト21に転送されるとき、算術論理ユニット20は、負数を
指示するアキュムレータの負符号ビットがセットされて
いるか否かを決定するために検査を行う。アキュムレー
タACC1は０に初期化されているために、もちろん、初期
検査は、常に誤り返答となる。結果に拘わらず、アキュ
ムレータユニット21からの全信号は、シフト・レジスタ
15の入力に転送され、それからシフト・レジスタ15の上
位桁のビット端の方に１位置移動することによって、２
倍にされる。この段階中、シフト・レジスタ15の下位桁
及び上位桁のビット部分SR0とSR1の双方が連結される。
これは、自動的に、シフト・レジスタSR0における被除
数ｄの上位桁のビットが、シフト・レジスタSR1におけ
る剰余Ｒの現在値に加算されるということになる。
第２図のフローチャートの段階２に示された如く、誤
りの検査結果があるとき、シフト・レジスタ15のSR0部
分におけるバイナリ信号は、アキュムレータユニット21
のACC0部分に（算術論理ユニット20を経由して）転送さ
れ、一方レジスタYR12からの除数Ｄは、（算術論理ユニ
ット20における）シフト・レジスタ15の上位桁のビット
部分におけるバイナリ信号から減算され、その結果がア
キュムレータACC1に記憶される。
りの検査結果があるとき、シフト・レジスタ15のSR0部
分におけるバイナリ信号は、アキュムレータユニット21
のACC0部分に（算術論理ユニット20を経由して）転送さ
れ、一方レジスタYR12からの除数Ｄは、（算術論理ユニ
ット20における）シフト・レジスタ15の上位桁のビット
部分におけるバイナリ信号から減算され、その結果がア
キュムレータACC1に記憶される。
表IIの段階２における検査が、アキュムレータに記憶
された結果が負であり、従って正しい検査結果であるこ
とを決定するときは常に、シフト・レジスタ15における
値を２倍にした後、シフト・レジスタSR0における商Ｑ
の現在値が１だけ増分され、一方レジスタYRからの除数
Ｄが、剰余Ｒの現在値に加算される。この後者の段階
は、剰余を正の整数に復元する。
された結果が負であり、従って正しい検査結果であるこ
とを決定するときは常に、シフト・レジスタ15における
値を２倍にした後、シフト・レジスタSR0における商Ｑ
の現在値が１だけ増分され、一方レジスタYRからの除数
Ｄが、剰余Ｒの現在値に加算される。この後者の段階
は、剰余を正の整数に復元する。
Ｎサイクルカウンタ13は、１だけ減分され、それから
カウンタの残余が０に等しいか否かを決定するために検
査が行われる。その結果は演算ユニット５を制御する制
御・タイミングユニット６に転送される。この検査は、
Ｎが被除数ｄにおけるバイナリ・ビット数に等しいと
き、除算アルゴリズムの段階２がＮ＋１回反復されるこ
とを保証する。それから、第２の検査が、カウンタ残余
が１に等しいか否かを決定するために行われる。否なら
ば、表IIの段階２が反復される。この段階のＮ回反復
後、アルゴリズムは段階３に入る。
カウンタの残余が０に等しいか否かを決定するために検
査が行われる。その結果は演算ユニット５を制御する制
御・タイミングユニット６に転送される。この検査は、
Ｎが被除数ｄにおけるバイナリ・ビット数に等しいと
き、除算アルゴリズムの段階２がＮ＋１回反復されるこ
とを保証する。それから、第２の検査が、カウンタ残余
が１に等しいか否かを決定するために行われる。否なら
ば、表IIの段階２が反復される。この段階のＮ回反復
後、アルゴリズムは段階３に入る。
第２図に示された如く段階３において、アキュムレー
タACC1における剰余Ｒの現在値は、再び、それが負であ
るか否かを決定するために検査される。剰余検査が誤り
を証明すれば、シフト・レジスタ15における値は、アキ
ュムレータACC1の出力において剰余Ｒの最終値を導出す
るために、アキュムレータユニット21に直接に転送され
る。一方、剰余Ｒの現在値が負であることを示す検査が
真ならば、除数Ｄは、剰余Ｒを正値に復元し、かつ、剰
余Ｒの最終値を導出するために、再び剰余Ｒに加算され
る。それから、段階２は、アキュムレータACC0の出力に
おいて商Ｑの補数値を獲得するために、もう１度反復さ
れる。それから、商Ｑの正しい値が、アキュムレータAC
C0の出力を逆転することによって得られる。剰余“R"は
すでに決定されているので、アキュムレータACC1に影響
する段階２の部分は、この最終段階中実行される必要が
ないことに注目されるべきである。しかし、完全段階を
反復することは全体のアルゴリズムを簡単にする。
タACC1における剰余Ｒの現在値は、再び、それが負であ
るか否かを決定するために検査される。剰余検査が誤り
を証明すれば、シフト・レジスタ15における値は、アキ
ュムレータACC1の出力において剰余Ｒの最終値を導出す
るために、アキュムレータユニット21に直接に転送され
る。一方、剰余Ｒの現在値が負であることを示す検査が
真ならば、除数Ｄは、剰余Ｒを正値に復元し、かつ、剰
余Ｒの最終値を導出するために、再び剰余Ｒに加算され
る。それから、段階２は、アキュムレータACC0の出力に
おいて商Ｑの補数値を獲得するために、もう１度反復さ
れる。それから、商Ｑの正しい値が、アキュムレータAC
C0の出力を逆転することによって得られる。剰余“R"は
すでに決定されているので、アキュムレータACC1に影響
する段階２の部分は、この最終段階中実行される必要が
ないことに注目されるべきである。しかし、完全段階を
反復することは全体のアルゴリズムを簡単にする。
この除算アルゴリズムにおいて、処理段階の数は、２
つの機能的差異のために、実質的に半分されることに注
目することは重要である。ALU20は、２つの選択的に連
結された独立に制御可能な部分に分割されているので、
値は、これらの必要要件の１つを達成するように、選択
的に処理されることができる。これを充分に利用するた
めに、商Ｑの補数が、アキュムレータACC0に記憶され
る。このようにして、ALU20の両半分は、同時に、加算
（＋D,＋１）又は減算（−D,−０）段階を実行する。商
Ｑの実際の値は、また、除算アルゴリズムの完了によ
り、その値の補数を取ることによって、アキュムレータ
ACC0の出力において容易に得られることができる。多数
の記憶レジスタにおいて、両値は、レジスタから直接に
アクセス可能である。
つの機能的差異のために、実質的に半分されることに注
目することは重要である。ALU20は、２つの選択的に連
結された独立に制御可能な部分に分割されているので、
値は、これらの必要要件の１つを達成するように、選択
的に処理されることができる。これを充分に利用するた
めに、商Ｑの補数が、アキュムレータACC0に記憶され
る。このようにして、ALU20の両半分は、同時に、加算
（＋D,＋１）又は減算（−D,−０）段階を実行する。商
Ｑの実際の値は、また、除算アルゴリズムの完了によ
り、その値の補数を取ることによって、アキュムレータ
ACC0の出力において容易に得られることができる。多数
の記憶レジスタにおいて、両値は、レジスタから直接に
アクセス可能である。
アキュムレータの負符号ビットがセットされる（こう
して負数がその中に記憶されていることを示す）時、AL
U20は、次の段階を実行する。即ち、ACC0＝SR0＋１、及
びACC1＝SR1＋YRである。これに反して負符号ビットが
セットされない時、ALU20は、第２図の段階２に示され
た如く、段階ACC0＝SR0とACC1＝SR1−YRを実行する。本
質的に半分にされる除算演算を完了させるために必要と
されるサイクル数を許容するのは、段階２の反復適用で
ある。
して負数がその中に記憶されていることを示す）時、AL
U20は、次の段階を実行する。即ち、ACC0＝SR0＋１、及
びACC1＝SR1＋YRである。これに反して負符号ビットが
セットされない時、ALU20は、第２図の段階２に示され
た如く、段階ACC0＝SR0とACC1＝SR1−YRを実行する。本
質的に半分にされる除算演算を完了させるために必要と
されるサイクル数を許容するのは、段階２の反復適用で
ある。
以上説明したように、この発明に係るバイナリ処理装
置にあっては、バイナリ除数によってＮビットのバイナ
リ被除数を除算することにより、演算処理を単純化し
て、効率的にバイナリ商およびバイナリ剰余を得ること
ができる。
置にあっては、バイナリ除数によってＮビットのバイナ
リ被除数を除算することにより、演算処理を単純化し
て、効率的にバイナリ商およびバイナリ剰余を得ること
ができる。
第１図は、この発明に係る除算アルゴリズムを実行する
デジタル信号プロセッサの構成を示す概略ブロック図で
あり、第２図は、第１図に示されたデジタル信号プロセ
ッサにおいて実行することができる除算アルゴリズムを
示すフローチャートである。 符号の説明 ５……演算ユニット ６……制御・タイミングユニット 10……XRレジスタ 11……バス 12……YRレジスタ 13……Ｎサイクルカウンタ 14……マルチプレクサ 15……シフト・レジスタ 20……算術論理ユニット（ALU） 21……アキュムレータユニット
デジタル信号プロセッサの構成を示す概略ブロック図で
あり、第２図は、第１図に示されたデジタル信号プロセ
ッサにおいて実行することができる除算アルゴリズムを
示すフローチャートである。 符号の説明 ５……演算ユニット ６……制御・タイミングユニット 10……XRレジスタ 11……バス 12……YRレジスタ 13……Ｎサイクルカウンタ 14……マルチプレクサ 15……シフト・レジスタ 20……算術論理ユニット（ALU） 21……アキュムレータユニット
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−247736（ＪＰ，Ａ) 特開 昭60−134343（ＪＰ，Ａ)
Claims (2)
- 【請求項１】バイナリ商（Ｑ）およびバイナリ剰余
（Ｒ）を得るために、バイナリ除数（Ｄ）によってＮビ
ットのバイナリ被除数（ｄ）を除算するバイナリ処理装
置において、 選択的に、かつ、独立して制御可能な上位桁ビット（UD
B）部および下位桁ビット（LDB）部を有するシフト・記
憶手段と、 制御手段と、 を備え、 前記シフト・記憶手段の上位桁ビット（UDB）部および
下位桁ビット（LDB）部に記憶された連結バイナリ数
が、前記上位桁ビット（UDB）部および下位桁ビット（L
DB）部の上位桁方向に１ビットシフトされることがで
き、 前記制御手段が、 第１のステップとして、初期のバイナリ値を前記シフト
・記憶手段の上位桁ビット（UDB）部に記憶すると共
に、バイナリ被除数（ｄ）を前記シフト・記憶手段の下
位桁ビット（LDB）部に記憶し、 第２のステップとして、前記第１のステップ後、 前記上位桁ビット（UDB）部に記憶されたバイナリ数の
現在の値が負であるか否かについて検査し、 前記検査結果が負であれば、上位桁ビット（UDB）部お
よび下位桁ビット（LDB）部に記憶された連結バイナリ
数を上位桁方向に１ビットシフトさせ、前記バイナリ除
数（Ｄ）を前記上位桁ビット（UDB）部に記憶された前
記バイナリ数に加えると共に、前記下位桁ビット（LD
B）部に記憶されたバイナリ数を１だけ増加させ、 前記検査結果が負でなければ、前記上位桁ビット（UD
B）部および下位桁ビット（LDB）部に記憶された連結バ
イナリ数を上位桁方向に１ビットシフトさせ、前記バイ
ナリ除数（Ｄ）を前記上位桁ビット（UDB）部に記憶さ
れた前記バイナリ数から減算し、 第３のステップとして、前記第２のステップ後、 前記上位桁ビット（UDB）部に記憶されたバイナリ数の
現在の値が負であるか否かについて検査し、 前記検査結果が負であれば、バイナリ剰余（Ｒ）を得る
ために、前記上位桁ビット（UDB）部に記憶されたバイ
ナリ数に前記バイナリ除数（Ｄ）を加え、前記下位桁ビ
ット（LDB）部に記憶された前記バイナリ数を上位桁方
向に１ビットシフトさせ、前記下位桁ビット（LDB）部
に記憶されたバイナリ数を１だけ増加させ、前記バイナ
リ商（Ｑ）を得るために前記下位桁ビット（LDB）部に
記憶された数を反転させ、 前記検査結果が負でなければ、前記上位桁ビット（UD
B）部からバイナリ剰余（Ｒ）を得て、前記下位桁ビッ
ト（LDB）部に記憶されたバイナリ数を上位桁方向に１
ビットシフトさせ、前記バイナリ商（Ｑ）を得るために
前記下位桁ビット（LDB）部に記憶された数を反転させ
る、 ことを特徴とするバイナリ処理装置。 - 【請求項２】前記シフト・記憶手段は、 選択的に、かつ、独立して制御可能な上位桁ビット（UD
B）部および下位桁ビット（LDB）部を有する記憶手段
（21）と、 選択的に、かつ、独立して制御可能な上位桁ビット（UD
B）部および下位桁ビット（LDB）部を有しており、それ
によって前記上位桁ビット（UDB）部および下位桁ビッ
ト（LDB）部に記録された連結バイナリ数を前記上位桁
ビット（UDB）部および下位桁ビット（LDB）部の上位桁
方向に１ビットシフトさせるシフト・レジスタ手段（1
5）と、 選択的に、かつ、独立して制御可能な上位桁ビット（UD
B）部および下位桁ビット（LDB）部を有する演算論理手
段（20）と、 を有し、 前記制御手段により、 前記記憶手段（21）の前記上位桁ビット（UDB）部が初
期バイナリ値としての零を最初に記憶し、前記記憶手段
（21）の前記下位桁ビット（LDB）部が前記バイナリ被
除数（ｄ）を記憶し、 前記記憶手段（21）の前記上位桁ビット（UDB）部およ
び下位桁ビット（LDB）部から引き出されたバイナリ数
が、前記シフト・レジスタ手段の前記上位桁ビット（UD
B）部および下位桁ビット（LDB）部に記憶され、 前記演算論理手段（20）の前記下位桁ビット（LDB）部
が、前記シフト・レジスタ手段（15）の前記下位桁ビッ
ト（LDB）部から引き出されたバイナリ数の値を増加さ
せ、あるいは、増加させず、前記記憶手段（21）の前記
下位桁ビット（LDB）部に、その結果を記憶し、前記演
算論理手段（20）の上位桁ビット（UDB）部が、前記シ
フト・レジスタ手段（15）の前記上位桁ビット（UDB）
部から引き出されたバイナリ数の値にバイナリ除数
（Ｄ）を加算し、あるいは、前記シフト・レジスタ手段
（15）の前記上位桁ビット（UDB）部から引き出された
バイナリ数の値からバイナリ除数（Ｄ）を減算し、前記
記憶手段（21）の前記上位桁ビット（UDB）部に、その
結果を記憶する、制御が実行されることを特徴とする請
求項１に記載のバイナリ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA517133 | 1986-08-28 | ||
| CA000517133A CA1252213A (en) | 1986-08-28 | 1986-08-28 | Digital signal processor with divide function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6362035A JPS6362035A (ja) | 1988-03-18 |
| JP2579321B2 true JP2579321B2 (ja) | 1997-02-05 |
Family
ID=4133827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62209411A Expired - Lifetime JP2579321B2 (ja) | 1986-08-28 | 1987-08-25 | バイナリ処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4761758A (ja) |
| EP (1) | EP0258051B1 (ja) |
| JP (1) | JP2579321B2 (ja) |
| CA (1) | CA1252213A (ja) |
| DE (1) | DE3785624T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878190A (en) * | 1988-01-29 | 1989-10-31 | Texas Instruments Incorporated | Floating point/integer processor with divide and square root functions |
| JPH02194430A (ja) * | 1989-01-24 | 1990-08-01 | Oki Electric Ind Co Ltd | 除算器 |
| FR2658932A1 (fr) * | 1990-02-23 | 1991-08-30 | Koninkl Philips Electronics Nv | Procede de codage selon la methode dite rsa, par un microcontroleur et dispositif utilisant ce procede. |
| GB2296350B (en) * | 1994-12-21 | 1999-10-06 | Advanced Risc Mach Ltd | Data processing divider |
| US6125380A (en) * | 1998-04-13 | 2000-09-26 | Winbond Electronics Corporation | Dividing method |
| US7230550B1 (en) * | 2006-05-16 | 2007-06-12 | Motorola, Inc. | Low-complexity bit-robust method and system for combining codewords to form a single codeword |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3293418A (en) * | 1964-07-08 | 1966-12-20 | Control Data Corp | High speed divider |
| DE1774289A1 (de) * | 1968-05-17 | 1971-09-09 | Elektronische Rechenmasch Ind | Verfahren und Vorrichtung zur binaeren Division |
| US4238833A (en) * | 1979-03-28 | 1980-12-09 | Monolithic Memories, Inc. | High-speed digital bus-organized multiplier/divider system |
| US4320464A (en) * | 1980-05-05 | 1982-03-16 | Control Data Corporation | Binary divider with carry-save adders |
| DE3066955D1 (en) * | 1980-06-24 | 1984-04-19 | Ibm | Signal processor computing arrangement and method of operating said arrangement |
| JPS6054070A (ja) * | 1983-09-02 | 1985-03-28 | Nec Corp | 演算装置 |
| JPS60134343A (ja) * | 1983-12-22 | 1985-07-17 | Hitachi Ltd | 除算方式 |
| JPS60247736A (ja) * | 1984-05-24 | 1985-12-07 | Matsushita Electric Ind Co Ltd | 除算回路 |
-
1986
- 1986-08-28 CA CA000517133A patent/CA1252213A/en not_active Expired
- 1986-09-02 US US06/902,988 patent/US4761758A/en not_active Expired - Lifetime
-
1987
- 1987-08-25 JP JP62209411A patent/JP2579321B2/ja not_active Expired - Lifetime
- 1987-08-26 DE DE8787307564T patent/DE3785624T2/de not_active Expired - Fee Related
- 1987-08-26 EP EP87307564A patent/EP0258051B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3785624D1 (de) | 1993-06-03 |
| DE3785624T2 (de) | 1993-08-05 |
| EP0258051B1 (en) | 1993-04-28 |
| EP0258051A2 (en) | 1988-03-02 |
| JPS6362035A (ja) | 1988-03-18 |
| EP0258051A3 (en) | 1990-09-19 |
| CA1252213A (en) | 1989-04-04 |
| US4761758A (en) | 1988-08-02 |
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