SU553614A1 - Множительно-делительное устройство - Google Patents

Множительно-делительное устройство

Info

Publication number
SU553614A1
SU553614A1 SU2054988A SU2054988A SU553614A1 SU 553614 A1 SU553614 A1 SU 553614A1 SU 2054988 A SU2054988 A SU 2054988A SU 2054988 A SU2054988 A SU 2054988A SU 553614 A1 SU553614 A1 SU 553614A1
Authority
SU
USSR - Soviet Union
Prior art keywords
numbers
adder
shifts
register
contents
Prior art date
Application number
SU2054988A
Other languages
English (en)
Inventor
Борис Васильевич Немытов
Анатолий Митрофанович Оранский
Original Assignee
Минский радиотехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минский радиотехнический институт filed Critical Минский радиотехнический институт
Priority to SU2054988A priority Critical patent/SU553614A1/ru
Application granted granted Critical
Publication of SU553614A1 publication Critical patent/SU553614A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

Устройство может работать с числами с фиксированной зап той или с числом, представленным в нормальной форме. Во втором случае в разр дной сетке устройства отводитс  часть разр дов дл  фиксации пор дков чисел . В данном описании рассмотрен конкретный пример работы реализации дл  двоич-ных чисел с фиксированной зап той.
Блок управлени  6 анализирует состо ние знаковых разр дов сумматоров 4, 5 и регистра 1 и в соответствии с ними вырабатывает и заносит в знаковый разр д сумматора 5 знак результата множительно-делительиой операции.
При равенстве знаков операндов а и 6 знак результата соответствует знаку операнда с, в .противном случае обратному знаку этого операнда. В последующих вычислени х знаковые разр ды не участвуют.
Далее, производитс  нормализаци  чисел а в регистре 1 и & в регистре 2 и сумматоре 4. Направление и величина необходимого сдвига числа с определ етс  направлением и величиной сдвигов при нормализации чисел а и Ь. Если левому направлению сдвига (в сторону старших разр дов) приписать знак «плюс, а правому - «минус, то направление и величина сдвига числа с будет определ тьс  знаком и величиной простой зависимости
где р и /-величина сдвига числа & и а соответственно .
Устройство реализует эту зависимость следующим образом.
Если первым нормализовалось число о, дл  случа  и , то блок управлени  6 подсчитывает последующие такты сдвига числа b до его нормализации и затем производит сдвиг числа с в регистре 3 и сумматоре 5 на подсчитанное количество сдвигов вправо - в сторону младщих разр дов. Если же первым нормализовалось число Ь, то блок управлени  6 подсчитывает последующие такты сдвига числа а в регистре 1 до его нормализации и затем ироизводит сдвиг числа с в регистре 3 и сумматоре 5 на подсчитанное количество тактов сдвига влево - в сторону старщих разр дов. Если дл  нормализации числа а требуютс  сдвиги влево, т. е. а 0,5, а дл  числа Ь вправо, т. е. , то подсчитываетс  суммарное количество сдвигов дл  чисел а и Ь, после чего па это количество сдвигаетс  число с вправо. Если же направление -сдвигов дл  чисел а и & противоположное предыдущему условию, то число с сдвигаетс  на суммарное количество сдвигов влево.
Дл  случа , когда ,5, ,5 и , подсчитываетс  разность количества сдвигов при нормализации чисел а и Ь, а число с сдвигаетс  па эту разность влево. Дл  случа  ,5, ,5 и , число с сдвигаетс  на разность количеств сдвигов при нормализации чисел а и Ь Е сторону младщих разр дов - вправо.
Затем начинаетс  выполнение второго этапа , состо щего из последовательности щагов - выполнение множительно-делительной операции представл ет собой итерационный процесс, реализующий зависимости (1) - (3) и состоит из р да однотипных щагов. Первый шаг. В регистрах 2 и 3 производитс  сдвиг соответствующих чисел &о и Со, полученных после операции нормализации , на один разр д вправо дл  получени  величии и Со-2 соответственно. С выходов сумматора 4 и регистра 1 соответствующие числа bo и Со подаютс  на соответствующие входы блока управлени  6, где происходит сравнение их величин. Причем, при подаче содержимого сумматора 4 и регистра 1 на блок управлени  6 в данный момент -
первое сравнение - ив последующих операци х сравнени  значение содержимого сохран етс  о сумматоре 7 и регистре . По результату операции сравнени  блок управлени  6 вырабатывает сигнал g,-, по которому содерл имое регистров 2 и 3 подаетс  с сохранением в регистрах 2, 3 в сумматоры 4 и 5 соответственно дл  подсуммировани  с содержимым сумматоров или дл  вычитани  из содержимого сумматоров. Если же сравниваемые величины равны, то вырабатываетс  команда «Останов и вычислительный процесс прекращаетс . В этом случае в сумматоре 5 зафиксирован результат вычислений. Одновременно с суммированием (вычитанием ) в сумматорах 4 и 5 производитс  сдвиг содержимого регистров 2, 3 на один разр д вираво дл  получени  очередных приращений и использземых на втором щаге .
Второй щ а г. Как и на предыдущем щаге блок управлени  6 сравнивает содержимое сумматора 4, с содержимым регистра 1 и вырабатывает сигнал, по которому содержимое регистров 2 и 3 подаетс , с сохранением этих содержимых в регистрах 2, 3, в сумматоры 4, 5 соответственно дл  подсуммировани  или вычитани . Если же сравниваемые величины равны, то процесс прекращаетс  (сигнал «Останов), а в сумматоре 5 фиксируетс  результат вычислений.
Если блок зправлени  6 не выработал сигнала «Останов, то продолжитс  выполнение следующих шагов вычислени , причем, все они аналогичны второму щагу и начинаютс  с анализа содержимого сумматоров 3 и 5.
Количество указанных шагов при выполнении вычислений составл ет величииу g, причем , где п-количество разр Дов разр дной сетки устройства, предназначенных дл  представлени  дробной части чисел . Если на каком-либо щаге вырабатываетс  блоком управлени  6 сигнал «Останов, то это влечет за собой сокращение времени
вычислений, так как этот сигнал в зависимости от значени  чисел а н b может возникнуть на любом шаге, начина  с первого. По окончании вычислительного процесса результат зафиксирован в сумматоре 5.
Если на предлагаемом устройстве требуетс  выполнить операцию делени  двух чисел
вида или , тогда при занесении bО
В устройство делимого а или с и делител  6, в качестве недостающего сомножител  с или а соответственно вводитс  единица. Если требуетс  выполнить самосто тельную операцию умножени  (), то в качестве делител  при занесении сомножителей в устройство вводитс  единица ().
Длина разр дной сетки устройства выбираетс  в зависимости от диапазона чисел, с которым предназначена работа устройства и от требуемой точности вычислений.
Таким образом, введение дополнительных сумматора и регистра позвол ет повысить быстродействие вычислений и расширить функциональные возможности устройства, выполн   одновременно умножение и деление .

Claims (2)

1.«Вестник Львовского политехнического института, 1972, ЛЬ 68, стр. 33.
2.В. М. Каган и др. «Цифровые вычислительные машины и системы, М., «Энерги ,
1973 г., стр. (прототип).
i
н
.J
It.-
-.н
с 1
SU2054988A 1974-08-27 1974-08-27 Множительно-делительное устройство SU553614A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2054988A SU553614A1 (ru) 1974-08-27 1974-08-27 Множительно-делительное устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2054988A SU553614A1 (ru) 1974-08-27 1974-08-27 Множительно-делительное устройство

Publications (1)

Publication Number Publication Date
SU553614A1 true SU553614A1 (ru) 1977-04-05

Family

ID=20594529

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2054988A SU553614A1 (ru) 1974-08-27 1974-08-27 Множительно-делительное устройство

Country Status (1)

Country Link
SU (1) SU553614A1 (ru)

Similar Documents

Publication Publication Date Title
WO2018104696A1 (en) An apparatus and method for performing arithmetic operations to accumulate floating-point numbers
US3777132A (en) Method and apparatus for obtaining the reciprocal of a number and the quotient of two numbers
US3535498A (en) Matrix of binary add-subtract arithmetic units with bypass control
JP2504102B2 (ja) 逆三角関数演算装置
JP2508784B2 (ja) 指数関数演算装置
SU553614A1 (ru) Множительно-делительное устройство
JP2579321B2 (ja) バイナリ処理装置
US5757688A (en) Method and apparatus for high speed division
US3417236A (en) Parallel binary adder utilizing cyclic control signals
US3254204A (en) Digital divider for integer and remainder division operations
SU557361A1 (ru) Устройство дл потенцировани
SU758146A1 (ru) Арифметическое устройство 1
Padegs Structural aspects of the System/360 Model 85, III: Extensions to floating-point architecture
GB960951A (en) Fast multiply system
JPS59116852A (ja) 高速除算装置
SU693379A2 (ru) Функциональный преобразователь
SU742929A1 (ru) Устройство дл вычислени корн -ой степени
SU611208A1 (ru) Устройство дл вычислени квадратного корн
SU511590A1 (ru) Устройство дл делени чисел
SU922760A2 (ru) Цифровой функциональный преобразователь
SU1089578A1 (ru) Устройство дл извлечени квадратного корн
SU547766A1 (ru) Устройство дл делени
SU710040A1 (ru) Устройство дл делени
SU650072A1 (ru) Арифметическое устройство
SU1524046A1 (ru) Устройство дл умножени двух N-разр дных чисел