Изобретение относитс к вьлислительной технике, особенно к специализированным вы числител м, и предназначено дл выполнени операции делени двух чисел. Известно устройство дл делени чисел, содержащее многовходовой элемент И, регистр делимого, выход которого соединен со входом сумматсра-вычитател делимого регистр делител , выход которого соединен со входом сумматора-вычитател делител . Однако дл получени делимого у. А-Б необходимо проводить подготовитель ные операции, на что требуетс дополнител ное врем ; на каждом шаге вычислений необходимо вьрсисл ть значени х . 2 и 2. причем возрастает с возрастанием шага, что заставило дл сокращени времени получени этих значений применить матричные сдвигатели, дл реализации которых требуетс большой объем оборудовани ; после каждого шага вычислений необходима передача содержимого сумматороввычитателей в соответствуюшне регистры, на что тратитс дополнительное врем вычислений . Цель изобретени - сократить объем оборудовани дл упрощени устройства и повысить быстродействие. Это достигаетс тем, что в устройстве отсутствуют сдвигатели, -сумматорн-вычитатель и регистр частного с соответствуюш ми св з ми, а дополнительно в него введен блок управлени , первый вход которого соединен с первым выходом сумматора-вычитател делител , вторые выходы котооого через многовходовой элемент И соединены со вторым входом блока управлени , выход которого подключен к управл ющим входам всех сумма торо&-вьгчитателей и регистров, при этом установочные входы регистра д&лимого и сумматора-вычитател делимого подключены к первой шине входного сигнала , а установочные входы регистра делител и сумматора-вычитател делител под- соединены ко второй щине входного сигнала . Предлагаемое устройство отличаетс еньшими затратами на оборудование, выоким быстродействием при высокой точноои вычислений. Врем выполиони делени составл ет величину t , причем , где t - врем одного сложени (вычитани ), и - число шагов. Устройство дл делени чисел содержит регистр делимого 1, сумматор-вьгаитатель делимого 2, регистр делител 3, сумматорьвьгаитатель дeJШтeл 4, блок управлени 5, многовходовой элемент И 6. Пусть нужно выполни ь деление a/fe (а иЬ - нормализованные числа). Алгоритм вычислений запишетс , Ь. -Ь..,-,Ь-2-% Г+ 1, при Ъ ; , при Ь. О, при 1 (останов) (/-л Причем i 1, и . При b ;,, 1 на любом промежуточном шаге ( ) и ) определ етс значение частного и вычислени прекращаютс , что сокращает врем вычислений . Устройство работает следующим образом В регистр делимого 1 и сумматор-вычитатель 2 заноситс через объед1шенные установочные входы делимое а ; в регист делител 3 и сумматор-вычитатель 4 - делитель b I также через свои объединенны входы. Занесение опе|.адндов о и Ь в регистры 1 и 3 производитс со сдвигом на один-разр д, т.е. в регистры 1 и 3 сра зу же занос тс значени а 2 и b 2 соответственно. Вычислительный процесс состоит из поо ледователыгости i шагов, заключшошихс в передаче из .регистров 1 и 3 значений CJ 2 и b 2 в соответствующие сум.а тюрььвычитатели 2 и 4 дл сложени или вычитани из содержимого этих сумматоров в соответствии со знаком . Так как нормализованное число (делитель) по величине меньще едршицы, на первом щаге всег да ё. -)- 1о Одновремелио с операцией сложени (вьгаитани ) в сумматорах на каж дом щаге, в регистрах 1 и 3 производитс сдвиг содерлсимо1о их только на оди) разр д на кгшадом luare дл получени величины а 2 и b 2 , исполызуемых на еледующем шаге вычисхлений. 90 Все щаги вьгчислений аналогичны. При Ь - 1 процесс останавливаетс блоком управлени , входы которого св заны с двум , выходами сумматора-вычитател 4, причем первый выход его - выход разр да, наход щийс слева от двоичной зап той , и сигнал по вл етс при Ь; i, Второй выход элемента 4, представл ющий собой группу п нулевых выходов триггеров дробной части сумма то ра-вычитател 4, где П - когагаество разр дов в дробной части, через многовходовой элемент И б св зан со вторым входом блока управлени 5. В случае, когда одновреме1шо на входах блока управлени 5 сигналы присутствуют, это соответствует досрочному око1гчанию вьгчисле)1ий (при j -м ), По окончании вычислений результат частное находитс в сумматор&-вычитате ле 2, Погрещность вычислений Д при разр дности п будет Д . b 2 , что подтверждает высокую точность вычислений при высоком быстродействии (1 ( п ) к малых аппаратурных затратах. Формула изобретени Устройство дл делени чисел, содержащее многовходовой элемент И, регистр делимого , выход которого соединен со входом сумматора-вычитател делимого, регистр делител , выход которого соедш1ен со входом сумматора-вьгчитател делител , о т- Л и чающеес тем, что, с целью упрощени устройства и повышени быстродействи , в него дополнительно введен блок управлени , первый вход которого соединен с первым выходом сумматора-вычитател делител , вторые выходы которого через многовходовой элемент И соединены со вторым входом блока управлени , выход которого подключен к управл юип1м входам всех сумматоров-вычитателей и регистров, при этом установочпые входы регистра делимого и сумматора-вычитател делимого подключены к первой щине входного сигнала , а установочные входы регистра делител и сумматора-вычитател делител подсоединены ко второй иппш входного сигнала.
Мели тел ь
Делимое