блока синхронизации, второй и третий выходы которого подключены к первому входу третьего и к второму входу первого дополнительных элементов И, выход третьего дополнительного элемента И подключен к третьему входу счетчпка циклов, а второй вход подключен к выходу элемента ИЛИ, входы которого подключены соответственно к п тому и шестому выходам блока унравлени , седьмой выход которого подключен к второму входу второго дополнительного элемента И, нулевому входу первого триггера и к единичному входу второго триггера, третпй и четвертый входы блока унравлени подключены соответственно к первым двум входам устройства и к второму и третьему управл ющидЧ входам блока анализа операндов, входы которого подключены к выходам сумматора и буферного регистра соответственно, выход блока анализа операндов подключен к п тому входу блока управлени . На чертеже изображена блок-схема описываемого устройства. Оно содержит блок 1 синхронизации, блок 2 управлени , регистры 3 и 4 операндов, сумматор 5, буферный регистр 6, блок 7 фиксации положени зап той, счетчик 8 циклов, блок 9 анализа операндов, триггеры 10 и 11, элементы И 12-Г/, элементы ИJiPI 18. В исходном состо нии триггеры Юн И установлены в состо ние «О, счетчик 8 циклов установлен в начальное состо ние. При выполнении операции умножени множимое расположено в регистре 4 операнда; множитель- в регистре 3 операнда. При поступлеНИИ на первый вход устройства команды на умножение блоком 2 управлени выраоатываютс сигналы, реализующие сдвиг информации в регистре 3 операнда влево на 1 разр д. При каждом цикле сдвига через элемент ИЛИ 18 сигналом в цепи 19 открываетс элемент И 15, через который на вход прибавлени «1 счетчика 8 циклов поступает сигнал из блока 1 синхронизации. Сдвиги содержимого регистра 3 операнда продолжаютс до по влени в сумматоре 5 цифры множител , отличной от нул . В этом случае блоком анализа операндов вырабатываетс сигнал, по которому блоком управлени снимаетс сигнал в цепи 19 и вырабатываютс выходные сигналы, реализующие сложение содержимого регистров 3 и 4 операндов (получение частичного произведени ) и одновременное вычитание «1 из цифры множител , хранимого на сумматоре. По окончанию обработки одной цифры множител , т. е. при по влении нул в сумматоре 5 блоком анализа операндов снимаетс выходной сигнал и блоком 2 управлени снова вырабатываютс сигналы дл продолжени сдвигов регистра 3 и сигнал в цепи 19 дл прибавлени «1 в счетчик циклов. Обработка всех разр дов множител , т. е. получени произведени , выполн етс за п сдвигов (п - разр дность регистра 4 операнда). При выполнении п-то сдвига счетчик циклов озвращаетс в исходное состо ние. При этом через элемент И 17 на вход установки «1 риггера 10 ностунает сигнал. Ио состо нию 1 триггера 10 блоком 2 управлени в слеующем цикле вырабатываетс сигнал в цепи 0, по которому триггер 10 устанавливаетс в осто ние «О, триггер И-в состо ние «1, и через элемент И 1о из блока 7 фиксации положени зап той в счетчик циклов иоступает сигнал, устанавливающий счетчик в состо ние , соответствующее зафиксированному положению заи той. В следующим циклах при состо нии «1 триггера И блоком 2 управлени вырабатываютс сигналы, управл ющие сдвигом информации в регистре d вправо с одновременным прибавлением «1 в счетчик циклов по цепи 2i через элемент ИЛИ 18 и элемент И 1о. Сдвиг содержимого регистра 3 операнда вправо (нормализаци произведени ) заканчиваетс при нереходе счетчика циклов в исходное состо ние. При этом сигналом через элемент И Г/ устанавливаетс в состо ние «1 триггер 10. Состо ние «1 триггера 10 и триггера 11 - конец операции . При делении в регистре 3 операида хранитс дели.мое, в регистре 4 операнда-делитель. В исходном состо нии триггеры 10 п И сброщены в сосго ние «О, счетчик циклов - в начальном состо нии. При поступлении на второй вход устройства команды на выполнение делени блоком управлени вырабатываютс сигналы, реал зующие сдвиг делимого в регистре 3 влево. При каждом сдвиге блоKO .VI анализа операпдов выполп етс сравнение делимого и делител , и одновременно прибавл етс «1 в счетчик циклов по цепи 19 через элемент ИЛИ 18 и элемент И 15. Сдвиги продолжаютс до тех пор, пока делпчмое пе станет больше или равным делителю. В этом случае блоком анализа операндов вырабатываетс сигнал, по которому блок управлегш реализует вычитание делител из делимого с одновременным подсчетом количества вычитаний (т. е. накоплепием частного). Циклы вычитани продолжаютс до тех пор, пока остаток больше или равен делителю. Если остаток меньше делител , то становитс нулевы.м сигнал на выходе блока анализа операндов, блоком управлени вновь разрешаетс выполнение сдвига содержимого регистра 3 влево с одновременным сравнением остатка и делител . При выполнении п-го сдвига выходным сигналом счетчика циклов через элемент И 17 устанавливаетс в состо ние «1 триггер 10. В следующем цикле сигналом по цепи 20 сбрасываетс в состо ние «О триггер Ю, устанавливаетс в состо ние «1 триггер 11, и через элемент И 16 счетчик циклов устанавливаетс в состо ние, соответствующее зафиксированному положению зап той. В следующих циклах продолжаютс сдвиги содержимого регистра 3 влево до установки счетчика циклов в начальное состо ние. При этом через элемент И 17 з-ттанавливаетс в состо ние «1 триггер 10. Состо ние «1 триггеров 10 и 11 -окончание онерации.