SU842796A1 - Устройство дл вычислени дробнойРАциОНАльНОй фуНКции - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть применено в специализированных цифровых вычислительных устройствах и вычислительных средах.

Известно устройство дл  вычислени  дробных рациональных функций fl .

Однако в этом устройстве требуетс  наличие всех разр дов перед началом операции и поэтому в нем не совмещаютс  во времени с вычислением процессы поразр дного ввода операндов и разр дной выдачи результата и это устройство обладает низким быстродействием в случа х, когда числа на входе и выходе его могут Зыть . представлены только последовательными кодами. Например, в случае ограничений на количество внешних выводов при изготовлении устройства в виде большой интегральной схемы или ограничений на пропускную способност канала св зи, в случа х, когда операнды формируютс  вне устройства поразр дно , например в айалого-цифровых преобразовател х и т.п. По тем же причинамизвестные устройства обладают низким быстродействием при вычислении рекуррентных зависимостей

А+Х

В вычиснапример дробей у

S+Y

лительной среде, поскольку процесс вычислений Y в i-м устройстве не может быть совмещен во времени с про , цессом вычислени  Y , Y в (i+l) м, ( i+2)-м, . . . устройствах.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство, содержащее первый регистр частного, первый регистр делител , первый и второй коммутаторы, первый регистр остатка, сумматор остатка, сдвиговый регистр, два элемента И и элемент ИЛИ, причем выходы первых регистров делител  и частного подключены соответственно через первый и второй коммутаторы к первому и второму входам сумматора остатка, тактовый вход .устройства соединен с тактовыми входами сдвигового регистра и регистров остатка, частного и делител , управл к ций вход устройства соединен с управл квдими входами второго коммутатора и первого регистра делител , выходы элементов И соединены со входами элемента ИЛИ, выход которого подключен к управл ющему входу первого регистра частного 2. Однако известное устройство позвол ет решать ограниченный класс задач ( вычисл ть функции только при д В 0) и обладает невысоким быстродействием , так как длительность цикла составл ет три такта суммировани  кодов и три такта приема кода на .регистр. Цель изобретени  - повышение быстродействи  и расширение класса решаемых задач. Поставленна  цель достигаетс  тем, что в устройство, содержащее первый регистр частного, первый регистр делител , первый и второй коммутаторы , первый регистр остатка, сум матор остатка, сдвиговой регистр, два элемента И и элемент ИЛИ, причем выходы первых регистров делител  и частного подключены соответственно через первый и второй коммутаторы к первому и второму входам сумматора остатка , тактовый вход- устройства соединен с тактовыми входами сдвигового регистра и регистров остатка, частного и делител , управл кнций вход устройства соединен с управл ющими входами второ го коммутатора и первого регистра делител , выходы элементов И соединены со входами элемента ИЛИ, выход которого подключен к управл ющему входу первого регистра частного, дополнительно введены второй регистр частного ,- второй и третий регистры делител , третий, четвертый и п тый коммутаторы , второй регистр остатка, первый и второй вспомогательные сумматоры и регистр результата, причем выходы второго регистра частного, второго и третьего регистров делител  подключены через третий, четвертый и п  тый коммутаторы соответственно к третьему, четвертому и п тому входам сумматора остатка, выход регистра сдвига соединен со входами первых и вторых регистров-частного и делител  выход элемента ИЛИ соединен, с управл ющим входом второго регистра частного , тактовый вход которого соединен с тактовым входом устройства и тактовым входом -второго регистра делител , управл ющий вход которого соединен с управл ющим входом третьего коммутатора и управл ющим входом устройства, управл ющие входы первого , четвертого и п того коммутаторов соединены с выходом регистра результата ,  вл ющимс  выходом устройства, тактовый вход которого соединен с тактовым входом устройства, шестой и седьмой Еходы сумматора остатка соед нены с выходом первого и второго регистров остатка, восьмой вход сумматора остатка соединен с входом устро ства, выход поразр дных сумм суммато ра остатка соединен с входом первого регистра остатка, первым входом второго вспомогательного сумматора и первым входом первого вспомогательного сумматора, второй, третий и четвертый входы которого соединены с выходами первого, второго и третьего регистров делител , выход переноса сумматора остатка соединен со входом второго регистра остатка,п тым входом первого вспомогательного сумматора и вторым входом второго вспомогательного сумматора, третий, четвертый и п тый входы которого соединены с выходами первого, второго и третьего регистров делител , пр ь«ле и инверсные выходы вспомогательных сумматоров соединены с входами первого и второго элементов И, выходы которых подключены ко входам регистра результата. Блок-схема устройства представлена на чертеже. Устройство содержит регистры 1 и 2 частного, регистры 3-5 делител , коммутаторы 6-10, сумматор 11 остатка , регистры 12 и 13 остатка, вспомогательные сумматоры 14 и 15, элементы И 16 и 17, элемент ИЛИ 18, регистр 19 результата, сдвиговый регистр 20, тактовый вход 21, управл ющий вход 22, вход 23 и выход 24 устройства . Вход 23 и выходы 6-8 коммутаторов соединены со сдвигом на S разр дов вправо со входами многовходового сумматора остатка без распространени  переносов, т.е. выход разр да с весом 2 подключен ко входу разр да с весом 2 . Со входами сумматора 11 соединены также выходы коммутаторов 8-10 и регистров 12 и 13 остатка со сдвигом на один разр д влево . Выходы группы старших разр дов, сумматоров 11, включа  разр ды с весом 2 соединены со входами многовхсдовых вспомогательных сумматоров 14 и 15. Пр мые выходы регистра делител  4, инверсные выходы регистров 3 и 5 подк.пючены со сдвигом на оДин разр д вправо ко входам сумматора 14, а пр мые выходы регистров 3 и 5 и инверсные выходы регистра 4 также со сдвигом на один разр д вправо - ко входам сумматора 15, причем, входы переноса младших разр дов сумматоров 14и 15, св занных с инверсными выходами регистров 3-5 соединены с.входом логической единицы. выходы знаковых разр дов сумматоров 14 и 15соединены со входами элемента 16, а инверсные - со входами элемента 17; Величины С и S выбираютс  так, чтобы выполн лось условие S / 3-logj() при /А+Х/ /B+Y/ 1 Устройство работает следующим образом. В исходном состо нии в регистре 5 записан знаменатель В, в регистре 12 остатка записана константа А, в остальных регистрах нули, а в сдвиговом регистре единица находитс  на выходе старшего разр да.

В каждом i-TOM цикле вычислени  ,2,...n+S) на вход 22 устройства поступает цифра операнда Y (), имеюща  вес 2 , а на вход 23 цифра операнда X. При этом в регистре 20 единица находитс  в i-том разр де . Цифра Xj поступает на вход многовходового сумматора 11 остатка. Цифра YJ , поступа  на управл ющие входы коммутаторов 6 и 7, управл ет выдачей пр мого и дополнительного кода числа Zj.g , хранимого в регистрах 2 и 1, таким образом, что на сумматор 11 остатка выдаетс  число У 2 1-5- ° достигаетс  путем выдачи на сумматор пр мого кода регистра 1, где хран тс  плюс единицы результата Z.g.j и дополнительного кода регистра 2, где хран тс  минус единицы результата Z-.., , если при;нимаема  цифра равна плюс единице иди выдачи на сумматор дополнительного кода регистра 1 и пр мого кода регистра 2, если принимаема  цифра равна минус единице. Если же цифра У:; равна нулю, то коды регистров не выдаютс . Аналогичным образом цифра 1-й--1 записанна  в регистре 19, поступа  на управл ющие входы коммутаторов 8-10, управл ет выдачей пр  мого и дополнительного кода , , хранимого в регистрах 3-5, а также кода знаменател  В/ записанного в регистре 5 так, что на сумматор 11 выдаетс  число ,, (В+У, ) . Причем У|. число, представленное только своими i-1 старшиг ш разр дами

i-1

II 2 k 0

и Z,-.g - число, представленное только своими i-S-1 старшими разр дами

i-s-1

к

r:z,2

где У, , Z, k-та  цифра чисел У и Z соответственно, г 1, 0,1. Кроме того, с выходов регистров 12 и 13 остатка поступает сформированный в (i-l)-OM цикле код 2Н . Таким образом, на прот жении i-того цикла на выходе сумматора 11 получа .ют код

H.-aH../2-4xr ;z-..,)-2(B.Y..,),

представленный в виде поразр д- . ных сумм и переносов. Код поступает на входы регистров 12 и 13, а его старшие разр ды, включа  разр ды с весом , поступают и на входы сумматоров 14 и 15, гле прощсходит соответственно, вычитание и

сложение с кодом старших разр дов 2(. ), включа  разр ды с StSfftoM

, Коды с выходов знаковых разр дов сумматоров поступают на входы элементов 16и 17, формирующих значение очередной цифры результата, имеющей вес 2. Эта цифра Z.g равна плюс единице, если в знаковых разр дах сумматоров 14 и 15 нули, минус единице , если в знаковых разр дах единицы , и цифра равна нулю, если содержимое знаковых разр дов сумматоров 14 и 15 различно.

В конце i-того цикла сигнал по входу 21, по которому код Н, сформированный на выходах сумматора 11, принимаетс  на регистры остатка 12 и 13, в регистры частного и делител , где хран тс  соответственно первые I-S-1 и (-1 цифры частного и делител , дописываютс  цифры и У; , причем

0

цифры, равные плюс единице, записываютс  в регистры 1 и 3, а цифры, равные минус единице - в регистры 2 и 4, а в сдвиговом регистре 20 единица сдвигаетс  на разр д вправо;

5

Предлагаемое устройство, как и известное, позвол ет обрабатывать один разр д операндов за один цикл вычислени ,, т.е. в каждом цикле вычислени  устройства, принима  по од0 ному разр ду от каждого операнда, формируют на выходе значение соответствующего разр да результата. Однако если в известном устройстве длительность цикла составл ет три так5 та суммировани  кодов и три такта приема кода на регистр, то в предлагаемом устройстве она равна времени одного суммировани  и одного приема кода на регистр. Причем, если в из0 вестном устройстве при суммировании переносы распростран ютс  по всей длине обрабатываемых слов, то в предлагаемом переносы распростран ютс  только во вспомогательных сумматорах 14 и 15, охватывающих лишь небольшую группу старших разр дов слов, а в сумматоре 11 остатка сложение осуществл етс  без распространени  переносов. Следовательно, предлагаемое устройство более, чем в три

0 раза превосходит по быстродействию известное. Кроме того, предлагаемое устройство позвол ет вычисл ть арифметическое выражение более общего вида, т.е. позвол ет решать более ши5

рокий класс задач.

Claims (1)

1. Формула изобретени 

   60 Устройство дл  вычислени  дробной рациональной функции, содержащее первый регистр частного, первый регистр делител , первый и второй, коммутатор ры, первый регистр остатка, сумматор,

   65 остатка, сдвиговый регистр, два зле