SU888108A1 - Устройство умножени - Google Patents
Устройство умножени Download PDFInfo
- Publication number
- SU888108A1 SU888108A1 SU792786004A SU2786004A SU888108A1 SU 888108 A1 SU888108 A1 SU 888108A1 SU 792786004 A SU792786004 A SU 792786004A SU 2786004 A SU2786004 A SU 2786004A SU 888108 A1 SU888108 A1 SU 888108A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- multiplier
- input
- unit
- register
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТРОЙСТВО УМНОЖЕНИЯ
1
Изобретение относите} к вычислительной технике.
Известно устройство умножени / содержащее регистр множимого, регистр множител , дешифратор множител и многоразр дную суммирующую схему 1 .
Наиболее близким техническим решением к изобретению вл етс устройство дл контрол арифметического блока по модулю, содержащее блок сравнени контрольных кодов, подключенный входами к первому выходу блока управлени , выходу блока сложени контрольных кодов, подключенного первым входом к второму выходу блока управлени / и выходу блока умножени контрольных кодов/ один из вхоДов которого соединен с первым . выходом регистра множител , второй выход которого подключен к первому входу блока управлени , соединенному третьим выходом через блок элементов И с вторым входом блока сложени контрольных кодов, третий вход которого подключен к выходу блока свертки, подключенного входгили к четвертому выходу блока управлени , одному из выходов сумматоров, подключенного другим входом и выходом
к блоку управлени / злемент И подключен к п тому выходу блока управлечк , элемент ИЛИ подключен входом к выходу элемента И и шестому входу блока уп1)айлени и соединенный выходами с вторыми входами блока элементов И, схема совпадени соединена выходом с вторым входом элемента И, логический блок подключен входами к
10 третьему выходу регистра множимого и выходу схемы совпадени и соединенным выходдм с вторым входом блока умножени L21.
Целью изобретени вл етс повы15 шение достоверности результата.
Дл достижени поставленной цели устройство умножени , содержащее регистр множимого, регистр множител / блок суммировани и дешифратор мно20 жител , при этом выход регистра множимого подключен к первому входу блока суммировани , второй вход которого подключен к выходу дешифратора множител , вход которого соединен с выхо25 дом регистра множител , первый выход блока суммировани вл етс выходом устройства-, блок подсчета коли чества переполнений, блок определени положительного результата и блок 30 определени количества отрицательных
частичных произведений, при этом выход блока суммировани подключен к входу блока подсчета количества переполнений , выход которого соединен с первым входом блока определени положительного результата, выход которого вл етс выходом устройства, выход блока определени количества отрицательных частичных произведений подключен к входу блока определени положительного результата, второй выход дешифратора множител соединен с входом блока определени количества отрицательных частичных произведений , с вторым выходом многор дной суммирукндей схемы, а выход с первым входом блока определени положительного результата, вход блока определени количества отрицательных частичных произведений соединен с вторым выходом дешифратора множител , а выход - с вторым входом блока -определени положительного результата, выход которого вл етс выходом устройства умножени .
На чертеже представлена блок-схема предлагаемого устройства.
Устройство умножени содержит регистр 1 множимого, регистр 2 множител , многор дную суммирующую схему 3, дешифратор 4 множител , блок 5 подсчета количества переполнений, блок б определени . -количества отрицательных частичных произведений, блок 7 определени положительного результата .
Первый выход многор дной суммирующей схемы и выход блока определени положительного результата вл ютс выходами устройства.
При выполнеии операции умножени содержимое регистра множимого поступает на первый вход многор дной суммирующей схемы в .зависимости- от кода , выдаваемого с первого выхода дешифратора множител и поступающего на второй вход многор дной суммирующей схемы.
Содержимое регистра множител поступает на вход дешифратора множител , в котором происходит формирование управл ющих сигналов дл каждой пары разр дов множител . В этих разр дах с равными веро тност ми могут встретитьс комбинации 00, 01, 10, 11.
Кодирование двух разр дов множител «можно представить следующим образом: о
, , -2 . В соответствии с этим представлением при дешифрации каждых двух разр дов множител требуетс произвести не более одного прибавлени и вычитани множимого.
В дешифраторе множител расшифровываетс комбинаци из цифр, имеющихс в анализируемой паре разр дов множител и в следующем разр де множител .
При дешифрации каждой пары разр дов множител необходимо производить не более одного прибавлени или вычитани множимого или удвоенного множимого к сумме частичных произведений .
Информаци о количестве отрицательных частичных произведений с выхода дешифратора 4 передаетс в блок 6
С выхода многоразр дной суммирующей схемы 3 в блок 5 передаетс информаци о наличии переполнений при сложении частичных произведений.
15 Блоки 5 и б могут быть реализованы на стандартных суммирующих схемах.
с выходов блоков 5 и 6 информаци поступает на входы блока 7.
Claims (2)
1.Карцев М.А. Арифметические устройства электронных цифровых машин .-М., Государственное издание
0 физико-математической литературы, 1978.
2.Авторское свидетельство СССР
W 411454, кл. G Об F 11/06,1970 (про тотип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792786004A SU888108A1 (ru) | 1979-06-29 | 1979-06-29 | Устройство умножени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792786004A SU888108A1 (ru) | 1979-06-29 | 1979-06-29 | Устройство умножени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU888108A1 true SU888108A1 (ru) | 1981-12-07 |
Family
ID=20836240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792786004A SU888108A1 (ru) | 1979-06-29 | 1979-06-29 | Устройство умножени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU888108A1 (ru) |
-
1979
- 1979-06-29 SU SU792786004A patent/SU888108A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5500812A (en) | Multiplication circuit having rounding function | |
US10949168B2 (en) | Compressing like-magnitude partial products in multiply accumulation | |
GB1316322A (en) | Scaling and number base converting apparatus | |
SU888108A1 (ru) | Устройство умножени | |
US8417761B2 (en) | Direct decimal number tripling in binary coded adders | |
JPH0157372B2 (ru) | ||
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU711570A1 (ru) | Арифметическое устройство | |
SU1432512A1 (ru) | Конвейерное вычислительное устройство | |
SU640292A1 (ru) | Устройство дл умножени | |
RU2148270C1 (ru) | Устройство умножения | |
SU1119008A1 (ru) | Устройство дл умножени двоичных чисел в дополнительных кодах | |
SU560229A1 (ru) | Устройство дл вычислени элементарных функций | |
SU1287146A1 (ru) | Устройство дл обработки данных | |
SU519708A1 (ru) | Устройство дл вычислени обратной величины | |
Negi et al. | Implementation of high speed radix-10 parallel multiplier using Verilog | |
RU2248094C2 (ru) | Устройство преобразования из десятичной системы счисления в двоичную | |
SU1262478A1 (ru) | Устройство дл вычитани дес тичных чисел | |
SU583433A1 (ru) | Устройство дл умножени | |
SU842796A1 (ru) | Устройство дл вычислени дробнойРАциОНАльНОй фуНКции | |
SU1290301A1 (ru) | Устройство дл умножени | |
SU794634A1 (ru) | Устройство дл умножени последова-ТЕльНОгО КОдА HA дРОбНый КОэффициЕНТ | |
RU25232U1 (ru) | Вычислительное устройство | |
SU397910A1 (ru) | УСТРОЙСТВО дл УМНОЖЕНИЯ | |
SU650072A1 (ru) | Арифметическое устройство |