SU519708A1 - Устройство дл вычислени обратной величины - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано в качестве вычислительного блока цифровых ЭВМ, работающих в системе счислени  с цифрами 1,0 - 1 и .выполн ющих арифметические операции старшими разр дами вперед .

Известно устройство дл  вычислени  обратной величины, содержащее цепочку последовательно соединенных элементов задержки, вход первого из которых подключен к входу устройства, цепочку последовательно соединенных сумматоров, блок хранени  значений периода, вход которого соединен с выходом устройства, а выход - с первым входом коммутатора .

Множитель подаетс  в прототип параллельно . Иериод вел-ичины 1/х вычисл етс  в прототипе следующим образом.

Число X суммируетс  со сдвинутым на один разр д влево числом х, умноженным па «О или на «1 так, чтобы наименьшие значащие разр ды суммы были равны «I.

Число X сдвигаетс  еще на один разр д влево и умножаетс  на «О или на «1 так, чтобы при сложении результата с предыдущей суммой получалась единица в следующем разр де влево от новой суммы.

Шаг 2 повтор етс  до тех пор, пока пе будет вычислен весь период величины 1/х.

Недостатком известного устройства  вл етс  то, что разр ды первого периода обратной величины IjK образуютс  начина  от младших разр дО(В. Это не позвол ет использовать их в дальнейших операци х до окончани  вычислени  периода, что снижает быстродействие всего устройства.

Цель изобретени  - повышение быстродействи  устройства, предназначенного дл  вычислени  обратной величины.

Это достигаетс  тем, что устройство содержит блоки управлени  умножением, блоки умножени , соединенные первым входом с выходами соответствующих элементов задержки,

вторым входом - с -выходами соответствующих блоков управлени  умножением, а выходами - с вторыми входами сумматоров. Выходы сумматоров подключены к входам блоков управлени  умножением, выходы последних - к соответствующим входам дополнительного коммутатора, выходом св занного со вторым входом основного коммутатора, выход которого соединен с выходом устройства . Входы первого блока умножени  и первого блока управлени  умножением соединены с входом устройства.

В предлагаемом устройстве информаци  обрабатываетс  будучи представленной в виде степенных приращений (СП).

Число масштабируетс  в пределах от Одо1:

а)масштабирование в пределах от -0,5 до +0,5, .

б)сложение с числом +0,5. Умножение на 2.

Суммирование с числом 0,5. Цела  часть нолученного числа - степенное приращение.

Шаги 1 - 3 ио.втор ютс  к раз, где к - количество двоичных разр дов в кодируемом числе.

В табл. ,1 и 2 приведены примеры кодировани  чисел 0,010М и 0,0001011101 соответственно . В них обозначено: Вр - промежуточный результат кодировани , р - номер шага кодировани .

Таблица 1

Таблица 2

Claims (1)

1. В правом крайнем столбце табл. 1 и 2 приведен пример процесса декодировани , который представл ет собой суммирование количественБых эквивалентов 1степенлых триращений . Числа, записанные в виде СП, можно складывать последовательно старшими разр дами вперед. При сложении двух СП могут возникнзть следующие варианты суммы: 01+01 01, 01 + , 01+00 00, 10+00 01, 10+10 10.01, 00+00 00.01. Пример сложени  закодированного ранее чиюла 0,01011 с самим собой да« в табл. 3. Степенные приращени  0,1, 10 и 00 соответствуют цифрам 0,+:1 и -1 соответственно. Таблица 3 Декодирование произведено без учета образовани  разр да с номером . На чертеже представлена схема устройства дл  вычислени  обратной величины числа в системе счислени  с цифрами +1,0 и -I, где обозначено: 1 - вход устройства; 2 - элементы задержки; 3 - блоки умножени ; 4 - сумматор; 5 - блоки управлени  умножением; 6 - первый коммутатор; 7 - второй коммутатор; 8 - блок хранени  значений периода; 9 - выход устройства. Вход 1 предназначен дл  приема числа , обратную величину которого необходимо вычислить . Число X подаетс  в последовательном коде страшими разр дами вперед, будучи представленным в виде СП. Элементы 2 задержки служат дл  сдвига во времени числа X относительно самого себ . Каждый блок 3 предусмотрен дл  умножени  сдвинутого числа Jr на 01, 10 или 00, т. е. на О, +1 или - 1 соответственно, поэтому блок 3 представл ет собой простую схему, построенную из небольшого числа схем «И, «ИЛИ и «НЕ. Сумматор 4 служит дл  вычислени  суммы двух слагаемых, поступающих последовательным кодом старшими разр дами (СП) вперед . Блок 5 управлени  умножением необходим дл  управлени  блоками умножени  в зависимости от суммы, образующейс  в сумматоре 4. В зависимости от вида СП, блок 5 вырабатывает соответствующий сигнал дл  управлени  блоком умножени . Первый коммутатор о представл ет собой управл емую схему сборки, собирающую поочередно сигналы с блоков 5. Второй коммутатор 7 предназначен дл  управлени  выдачей информа- 5 ции из коммутатора 6 и из блока 8 хранени  значений периода, а также дл  управлени  записью информации в блок 8. Выход 9 коммутатора 7 служит выходом всего устройства. Период величины 1/л в предлагаемом устройстве вычисл етс  следующим оОразом. Число X, умноженное на , если его первый значащий разр д равен +.1, и на -.1, если его первый значащий разр д равен -1, суммируетс  со сдвинутым на один разр д is вправо числом X, умноженным на U, или -1 (01, Ш или UU) так, чтобы старший (первый разр д суммы был равен -|-1 (Ш), а второй разр д -нулю (Olj. Число А сдвигаетс  еще на один разр д 20 вправо и умножаетс  на 0,4-1 или -,1 так, 41иоы ирл сложении результата с предыдущей суммой получилс  Нуль (Uij а C.I A IUщем разр де справа от новой суммы. шаг Z повтор етс  до тех пор, нока еще 25 Ьудет вычислен весь период величины 1/А. г-диница, записанна  в виде бесконечной дроои, в двоичной форме имеет вид Ujilliill В виде степенных приращений это число записываетс  как 10.01.Oi.Ui he- 30 Ли брать конечное чнсло разр дов, то запись в динарном алгоритме выгл дит как 10.01.01.01.01 01.00 или 10.01.01.0100.10. Исход  из этого, в первом щаге вычислений 1/А в предлагаемом устройстве обеспечивает- 35 с  по вление единицы (-Ш) в первом разр де суммы и нул  (01 - во втором разр де. ьо всех остальных шагах работы устройства ооеспечиваетс  равенство нулю всех остальных степенных нриращений суммы.40 Указанную процедуру можно было бы про- должать до получени  всех разр дов числа Дл  по снени  работы предлагаемого устроиства приведем пример вычислени  обратной величины числа /1 0,ОШИ. Иример кодировани  этого числа дан в табл. 1: ilO.OO.lO.Ol.OO. В приведенном численном примере, слева в столбик записаны разр ды искомого частного (первого периода). 10....10.00.10.01.00 1010.00.10.01.00 0001.01.01.01.01. 0100.10.00.01.10 1010.00.10.01.00 1010.00.10.01.00 0000.10.00.01.10 10.01.01.01.01.01.01.01.01.00.10 Декодировав число 10.10.01.00.10.10.00, записанное в столбик, получим двоичное число 0,1011101. Это значаща  часть истинного зна10 чени  периода, равного 0,0001011101, если делитель равен lull в двоичном коде. Определить истинное положение зап той в частном можно, учт  при этом, что дл  записи в виде степенных приращений числа масщтабируютс  в пределах от О до -|-1. Число X на которое необходимо разделить единицу, последовательным кодом, старшими разр дами вперед поступает на вход 1 и распростран етс  по цепочке, состо щей из элементов 2 задержки. С выхода каждого элемента 2 число, задержанное на определенное количество тактов, поступает на один из входов соответствующего блока 3 умножени , Элементы задержки выбирают таким ооразом , чтобы число А поступало на соседние блоки 3 умножени  со сдвигом на один разр д . Блоки 3 производ т умножение А на U,l, 10 или 00, в зависимости от вида очереднего разр да суммы, полученной в соседнем снизу сумматоре 4. Слежение за определе иым 1раз,р дО|М icy.MiMbi лроизводит блок 5. Сигпал , rfbipdodTbiaaeMbm каждым из блоков управлеьйл умножением 5,  вл етс  одновременно о хередным разр дом искомого частного и передаетс  дл  выдачи нз устройства вычислени  обратной величины на первый коммутатор б. Jler.-iO видеть, что блоки 5 срабатывают последовательно один за другим, начина  с нижнего. Первый коммутатор b couHjjaer выработанные в блоках 5 сигналы на одну шину и пересылает их на второй коммутатор 7 дл  выдачи из устройств и дл  записи в блок 8 хранени  значений периода. осле того, как все разр ды периода будут определены, период может быть выдан из олока б еще несколько раз дл  достижени  результатов «еобходимой точности, иоскольку все числа, записанные в виде СИ, начинаютс  со значащей цифры, первый (старший; разр д частного 1/А оудет опр ;делен в первом такте раооты рассматриваемого устройства. Ъторой разр д - во втором такте и т. д. вычисленные разр ды поступают с выхода У в другие решающие устроиства , раоотающие на основе динарного алюритма , где сразу же подвергаютс  дальнеишей оораоотке. акой пор док определени  частного i/A (от старших разр дов к младшим ), реализованный в предлагаемом устройстве , существенно повышает его быородеиствие по сравнению с прототипом. Формула изобретени  Устройство дл  вычислени  обратной величины , содержащее цепочку последовательно соединенных элементов задержки, вход первого из них соединен с входом устройства, цепочку последовательно соединенных сумматоров , блок хранени  значений периода, вход которого соединен с выходом устройства, а выход - с первыМ входом ком мутатора, отличающеес  тем, что, с целью повыщенй  быстродействи ,- устройство- содержит блоки управлени  умножением, блоки умножени , соединенные первым входом с выходами соответствующих элементов задержки, вторым входом - с выходами соответствующих блоков управлени  умножением, а выходами - с вторыми входами сумматоров, выходы которых соединены с входами блоков управлени  умножением, выходы которых соединены с соответствующими входами дополнительного коммутатора, выход которого соединен с вторым входом основного коммутатора , выход которого соединен с выходом устройства , при этом входы первого блока умножени  и первого блока уаравлени  умножением соединены с входом устройства.