RU25232U1 - Вычислительное устройство - Google Patents

Description

Область техники, к которой относится изобретение

Изобретение относится к цифровой вычислительной технике, предназначено для умножения и деления чисел, может быть применено в качестве операционного блока в высокопроизводительных машинах и системах и является усовершенствованием устройства по авт. свид. № 1532917.

Уровень техники

Известно устройство /1/. содержащее регистры множимого и множителя, К умножителей, сумматор элементщ)ных произведений, регистр частичных произведений, сумматор частичных произведений, регистр результата и блок многопрограммного управления, причём выходы соответствующих р разрядов регистра множимого соединены со входами первого сомножителя i-ro умножителя, второго сомножителя которого соединены с выходами младшими р разрядов регистра множ1ггеля, выходы старших р разрядов соединены с входами соотгветствующих р разрядов первого слагаемого сумматора элементарных произведений, записи и сдвиги регистра результата соединены соответственно с первого по седьмой входами блока микропрограммного управления.

Недостатками известного устройства являются невозможность использования устройства при работе с источниками малой мощности и одновременного подключения нескольких устройств к одному источнику информации.

Сущность изобретения

Сущность нредлагаемого вычислительного устройства заключается в том, что с целью улучшения согласования элементов схемы с нагрузкой и возможностью одновременного подключения нескольких потребителей информации, в устройство, содержащее регистры множимого и множителя, К умножителей (где , п-разрядность операндов, рхр - входная разрядность умножителей), сумматор элементарных произведений, регистр частичных произведений, сумматор частичных произведений, регистр результата и блок микропрограммного управления, причём выходы соответствующих р разрядов регистра множимого соединены с входами первого сомножителя i-ro умножителя, входы второго сомножителя которого соединены с выходами младших р разрядов регистра множителя, выходы старших р разрядов i-ro умножителя соединены со входами соответствующих р разрядов первого слагаемого сумматора элементарных произведений, входы разрядов второго слагаемого которого соединены соответственно с выходами младших р разрядов j-ro умножителя, выходы младших р разрядов первого умножнггеля соединены соответственно с входами младших р разрядов регистра частичных произведений, входы последующих разрядов которого соединены соответственно с выходами сумматора элементарных произведений, а выходы - с входами первого слагаемого сумматора частичных произведений, входы второго слагаемого которого соедршены соответственно с выходами регистра результата, входы записи регистра множимого, сдвига регистра множителя, выдачи К умножителей, разрешения сз ммирования сумматоров элементарных произведений

и частичных произведений, записи и сдвига регистра результата соединены соответственно с первого по седьмой выходами блока микропрограммного управления, вход записи регистра частичных произведений соединён с входом разрешения суммирования сумматора элементарных произведений, регистры первого и второго операндов, три коммутатора, блок начального приближения и буферный регистр, выход которого соединён с информационным входом рюгистра множителя, а информационный вход - с выходом первого коммутатора, первый информационный вход которого соединён с выходом блока начального приближения, информационные входы которого соединены с выходами старших (р+1) разрядов регистра второго операнда, выходы (п-1) разрядов которого соединены с первым информационным входом второго коммутатора, второй информационный вход которого соединён с выходом регистра первого операнда, а третий информационный вход - с выходами старших разрядов, начиная со второго регистра результата, выходы старших п разрядов которого соединены со вторым информационным входом первого коммутатора, третий информационный вход которого соединён с выходом регистра второго операнда, прямой и инверсный входы сумматора частичных произведений соединены соответственно с первым и вторым информационными входами третьего коммутатора, выход которого соединён с информационным входом регистра результата, выход второго коммутатора соединён с информационным входом регистра множимого, входы записи регистров первого и второго операндов соединены с восьмым выходом блока микропрограммного управления, девятый, десятый и одиннадцатый выходы которого соединены соответственно с первым, вторым и третьим управляющими входами второго коммутатора, первый, второй и третий управляющие входы первого коммутатора соединены соответственно с двенадцатым, тринадцатым и четырнадцатым выходами блока микропрограммного управления, пятнадцатый, шестнадцатый и семнадцатый выходы которого соединены соответственно с входами выдачи блока начального приближения, входами записи буферного регистра и регистра множителя, восемнадцатый, девятнадцатый и двадцатый выходы блока микропрограммного управления соединены соответственно с входом сложения с единицей cjnviMaTOра частичных произведений и первым и вторым управляющими входами третьего коммутатора, вход кода операции и тактовый вход устройства соединены соответственно с информационным и тактовым входами блока микропрограммного управления, введён блок эмиттерного повторителя, вход которого соединён со входом пуска устройства, а выход соединён со входом блока микропрограммного управления.

Перечень фигур чертежей

В дальнейшем описание изобретения поясняется чертежами, где на фигЛ представлена функциональная схема вычислительного устройства с блоком эмиттерного повторителя.

Вычислительное устройство содержит регистры множимого I и множителя 2, К умножителей 3, сумматоры 4 и 5 элементарных и частичных произведений, блок 6 микропрограммного управления, регистры первого 7 и второго 8 операндов, блок 9 начального приближения, первый 10 и второй И коммутаторы, буферный регистр 12, регистр 13 частичных произведений, третий коммутатор 14, регистр 15 результата, выходы 16-35 блока микропрограммного Зттравления, вход кода операций 36 , тактовый вход 37 и блок эмиттерного повторителя 38.

множимого или делимого.

Регистр 8 второго операнда предназначен для приёма и хранения множителя или делителя.

Блок 9 начального приближения предназначен для выдачи по значениям (р+1) старпшх разрядов делителя начиная со второго рразрядного значения.

Коммутатор 10 предназначен для передачи на регистр множимого или делителя со сдвигом.

Коммутатор 11 используют для передачи на буферный регистр 12 или делимого или очередного делителя.

Буферный регистр 12 служит для временного хранения значений, поступающих с выхода коммутатора 11.

Регистр 1 множимого предназначен для хранения множимого или множителя.

Регистр 2 множителя - сдвиговый, п-разрядный, причём сдвиг осуществляется в сторону младших разрядов на р-разрядов.

Умножители 3 служат для вычисления очередного элементарного произведения, имеют 2р-разрядных выхода.

Сумматор элементарных произведений 4 - двухвходовый, празрядный, предназначен для формирования старших п разрядов частичных произведений.

Регистр 13 частичных произведений предназначен для хранения частичных произведений п разрядов, которые поступают из сумматора 4, младшие р разряды умножителя 3.

Сумматор 5 частичных произведений - двухвходовый, (п+р)разрядный, кроме фунющи сложения . слагаемых имеет фукцию сложения с единицей первого слагаемого, имеет прямой и инверсный выходы.

регистра 15 произведения прямого или инверсного значений с выхода сумматора 5 частичных произведений.

Регистр произведений 15 - 2п-разр51дный, сдвиговый, причём сдвиг осуществляется в сторону младших разрядов на р разрядов.

Блок 6 микропрограммного управления имеет 16-35 выходы, вход кода операций 36 и тактовый вход 37 устройства.

Блок 38 эмитгерного повторителя предназначен для согласования цепи при работе с источниками малой мощности и обеспечивает возможность одновременного подключения нескольких вычисли тельных устройств к одному источнику информации.

Сведения, подтверждающие возможность осуществления изобретения

Устройство работает следующим образом.

В исходном состоянии в регистре 7 находится множимое, а в регистре 8-множитель, регистры 1.2, 12, 13 и 15 обнулены. По сигналам блока микропрограммного управления множимое через коммутатор 10 принимается на регистр 1, множитель через коммутатор 11 принимается на регистр 12, а затем на регистр 2.Число циклов умножения равно .

В первом () цикле по сигналу на выходе 28 блока микропрограммного управления 6 на умножителях 3k происходит формирование k элементарных произведений, а по сигналу на выходе 29 блока они собираются на сумматоре 4 и частичное произведение записывается на регистр 13, одновременно по сигналу на выходе 26 блока 6 управления происходит сдвиг множителя на р разрядов в регистре 2.

С содержанием регистра 15 на сумматоре 5 но сигналам на выходах 31, 32 и 35 блока 6, а затем сборка очередного частичного нроизведения на сумматоре 4 и нриём его на регистр 13 с одновременным сдвигом на р разрядов содержимого регистра 2 и регистра 15 но сигналам на выходах 29. 26 и 30 блока 6 микропрограммного управления.

После завершения сложения на сумматоре 5 в последнем цикле на регистре 15 оказывается 2п -разрядный код произведения.

При выполнении операции деления устройство работает следующим образом.

В исходном состоянии в регистре 7 находится делимое X, в регистре 2 - делитель Y, регистры 1. 2, 12, 13 и 15 обнулены. По сигналам на выходах 19 и 21 блока микропрограммного управления делитель со сдвигом на один разряд в сторону младших разрядов через коммутатор 10 записывается на регистр 1, одновременно по сигналу на выходе 20 блока 6 из блока 9 начального приближения значения делимого, через коммутатор 11 по сигналу на выходе 24 блока унравления записывается на буферный регистр 12 и регистр2 множителя. В первом цикле по сигналу на выходе 28 блока управления 6 происходит зтйножение п-разрядного делителя на р-разрядное делимое, результат с сумматора 4 поступает через регистр 13 на сумматор 5, с инверсного выхода которого переписывается на регистр 15, по сигналам на выходах 35, 33 и 31 блока управления, затем по сигналу на 34 выходе блока управления код с регистра 15 складывается с единицей младшего разряда на сумматоре 5, результат по сигналам на выходах 31 и 32 блока управления записывается на регистр 15, с которого со сдвигом влево на один разряд по сигналам на выходах 17 и 27 блока зтфавления через коммутатор 10 записывается на регистр 1. Далее происходит умножение содержимого регистра 1

(

n-разрядного на младшие р разряды регистра 2, так как было представлено при описании работы устройства при умножении, результат получается в старпшх разрядах регистра 15. Далее по сигналам на выходах 19 и 21 блока управления множитель записывается на регистр 1, одновременно происходит сдвиг в сторону младпшх разрядов содержимого регистра 15 по сигналам на 30 выходе блока управления. Затем по сигналам на выходах 23, 24 и 25 блока управления старите п разрядов регистра 15 через коммутатор поступают на регистр 12 и далее на регистр 2. После этого цикл определения очередного делителя повторяется. Далее происходит умножение празрядных делимого и делителя, как было показано при выполнении операции умножения. После окончания умножения частное размещается в регистре 15. При этом выход блока эмиттерного повторителя соединён со входом пуска блока микропрограммного управления, а вход эмиттерного повторителя соединён со входом пуска устройства. Подключение блока эмитгерного повторителя 38 ко входу пуска устройства согласовывает работу устройства с источниками сигналов малой мопщости и одновременно даёт возможность подключить несколько таких устройств к одному источнику информации, а выход эмиттерного повторителя соединён с пусковым входом блока микропрограммного управления 6.

Промышленная применимость

Таким образом, предлагаемое в качестве изобретения вычислительное устройство обладает новизной, изобретательским уровнем, поскольку при его применении создаётся положительный эффект в виде улучшения согласования элементов схемы с нагрузкой, и возможностью одновременного подключения нескольких устройств и промышленной применимостью, так как оно легко в изготовлении обеснечргеает высокую точность при срабатывании.

Источники информации, принятые во виимаиие

1. Авторское свидетельство СССР № 1532917, 1988, Мкл. G 06 F 7/52.

Автор-заявитель Трубицин A.M.

Claims (1)

1. Вычислительное устройство, содержащее регистры множимого и множителя, К умножителей, сумматор элементарных произведений, регистр частичных произведений, сумматор частичных произведений, регистр результата и блок микропрограммного управления, регистры первого и второго операндов, блок начального приближения, первый и второй коммутаторы, буферный регистр, третий коммутатор, причем выходы соответствующих р разрядов регистра множимого соединены со входами первого сомножителя i-го умножителя, входы второго сомножителя которого соединены с выходами младших р разрядов регистра множителя, выходы старших р разрядов i-го умножителя соединены со входами соответствующих р разрядов первого слагаемого сумматора элементарных произведений, входы разрядов второго слагаемого которого соединены соответственно с выходами младших р разрядов j-го умножителя, выходы младших р разрядов первого умножителя соединены соответственно со входами младших р разрядов регистра частичных произведений, входы последующих разрядов которого соединены соответственно с выходами сумматора элементарных произведений, а выходы - со входами первого слагаемого сумматора частичных произведений, входы второго слагаемого которого соединены соответственно с выходами регистра результата, входы записи регистра множимого, сдвига регистра множителя, выдачи К умножителей, разрешения суммирования сумматоров элементарных произведений и частичных произведений, записи и сдвига регистра результата соединены соответственно с первого по седьмой выходами блока микропрограммного управления, вход записи регистра частичных произведений соединен со входом разрешения суммирования сумматора элементарных произведений, регистры первого и второго операндов, три коммутатора, блок начального приближения и буферный регистр, выход которого соединен с информационным входом регистра множителя, а информационный вход - с выходом первого коммутатора, первый информационный вход которого соединен с выходом блока начального приближения, информационные входы которого соединены с выходами старших (р+1) разрядов регистра второго операнда, выходы (n-1) разрядов которого соединены с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом регистра первого операнда, а третий информационный вход - с выходами старших разрядов, начиная со второго регистра результата, выходы старших n разрядов которого соединены со вторым информационным входом первого коммутатора, третий информационный вход которого соединен с выходом регистра второго операнда, прямой и инверсный входы сумматора частичных произведений соединены соответственно с первым и вторым информационными входами третьего коммутатора, выход которого соединен с информационным входом регистра результата, выход второго коммутатора соединен с информационным входом регистра множимого, входы записи регистров первого и второго операндов соединены с восьмым выходом блока микропрограммного управления, девятый, десятый и одиннадцатый выходы которого соединены соответственно с первым, вторым и третьим управляющими входами второго коммутатора, первый, второй и третий управляющие входы первого коммутатора соединены соответственно с двенадцатым, тринадцатым и четырнадцатым выходами блока микропрограммного управления, пятнадцатый, шестнадцатый и семнадцатый выходы которого соединены соответственно с входами выдачи блока начального приближения, входами записи буферного регистра и регистра множителя, восемнадцатый, девятнадцатый и двадцатый выходы блока микропрограммного управления соединены соответственно с входом слежения с единицей сумматора частичных произведений и первым и вторым управляющими входами третьего коммутатора, вход кода операций и тактовый вход в устройство соединены соответственно с информационным и тактовым входами блока микропрограммного управления, отличающееся тем, что, с целью согласования устройства при работе с источниками сигналов малой мощности и возможности одновременного подключения нескольких таких устройств к одному источнику информации, в устройство введен блок эмиттерного повторителя, вход которого соединен с входом пуска устройства, а выход соединен с входом блока микропрограммного управления.