SU560229A1 - Устройство дл вычислени элементарных функций - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может использоватьс  при создании последовательных цифровых вычислительных машин, Б частности электронных клавишных вычислительных машин (ЭКВМ), выполн ющих вычисление элементарных функций аппаратными средствами.

Представление информации может быть как двоичным, так и двоично-дес тичным.

Известны устройства дл  вычислени  элементарных функций 1, 2.

Указанные устройства содержат сумматор, блок управлени  и по два блока дл  сдвига аргументов на произвольное число разр дов, что требует значительных аппаратурных затрат . Кроме того, они способны реализовать процесс умножени , начина  только со старших разр дов множител , это понижает точность вычислени  результата.

Из известных устройств дл  вычислени  элементарных функций наиболее близким но технической сущности к изобретению  вл етс  устройство 3, содержащее элементы И, НЕ, регистры данных, первые входы которых соединены с информационным входом устройства , выход первого регистра данных подключен к первому входу первого сумматора, второй вход которого через первый коммутатор св зан с выходом второго регистра данных, второй, третий и четвертый входы третьего регистра данных соединены соответственно с первым, вторым н третьим выходами блока управлени , нервый управл ющий вход нервого коммутатора - с третьим выходом блока унравлени , четвертый выход которого нодключен к входу счетчика сдвигов модификатора , выходом подсоединенного к входу дешифратора . Кроме того, устройство содержит регистр синхронизации, вход которого НОДКЛИчен к управл ющему входу устройства и к первому входу блока управлени .

Это устройство имеет такие недостатки, как сложность и низкое быстродействие.

Сложность устройства онредел етс  исиользованнем дополнительного регистра модификатора , который нрн большой разр дности регистров данных  вл етс  весьма громоздким.

Кроме того, в рассматриваемое устройство введены унравл юшие цепи дл  сдвига регистра модификатора на произвольное чнсло разр дов. Реализаци  этих цепей требует больших аппаратурных затрат.

В известном устройстве реализована схема делени  с восстановлением остатка, это объ сн етс  тем, что знак остатка определ етс  по наличию переноса из старшего разр да. Така  структура не позвол ет параллельно производить обработку делимого (частичного нроизведени ) и модификацию делител  (множимого ), что в совокупности с необходимостью сдвига регистра модификатора вызывает увеличение времени вычислени  функции.

Пр ма  реализаци  такого устройства дл  случа  носледовательных машин приведет к существенному понижению быстродействи  и излишним затратам оборудовани .

Цель изобретени  - упрощение устройства и повышение его быстродействи .

Это достигаетс  тем, что известное устройство дополнительно содержит блок модификатора , входы которого соединены с выходами разр дов второго регистра данных, дешифратора , регистра синхронизации, с п тым выходом блока управлени  и выходом первого элемента НЕ, вход которого подключен к п тому выходу блока управлени , второй сумматор, первый вход которого соединен с выходом второго регистра данных, второй вход - с выходом второго коммутатора, первый информационный вход которого св зан с выходом первого регистра данных, а второй информационный вход - с выходом блока модификатора и с информационным входом первого коммутатора. Первый управл ющий вход второго коммутатора соединен с третьим выходом блока управлени , второй управл ющий вход - с выходом первого элемента И, пер вый вход которого св зан с выходом первого элемента НЕ, а второй вход - с шестым выходом блока управлени  и первым входом второго элемента И, вторым входом подключенного к п тому выходу блока управлени , а выходом - к первым входам третьего и четвертого элементов И и входу второго элемента НЕ, выход которого соединен с первыми входами п того и щестого элементов И. Вторые входы третьего и п того элементов И соединены с седьмым выходом блока управлени  и входом третьего элемента НЕ, выход которого подключен к вторым входам четвертого и шестого элементов И, а выход третьего элемента И - к второму управл ющему входу первого коммутатора и к третьему управл ющему входу второго коммутатора. Выход четвертого элемента И подключен к третьему управл ющему входу первого коммутатора и к четвертому управл ющему входу второго коммутатора , выход п того элемента И - к четвертому управл ющему входу первого коммутатора , п тый управл ющий вход которого соединен с выходом щестого элемента И. Кроме того, в устройство введен блок сравнени , первый вход которого соединен с выходом первого сумматора и вторым входом первого регистра данных, а второй вход - с выходом второго сумматора и вторым входом второго регистра данных, третий вход - с п тым выходом блока управлени , второй вход которого св зан с выходом блока сравнени . Нервые входы первого и второго входных элементов И первого и второго регистров данных соединены с первым и вторым выходами блока управлени  соответственно, вторые входы первого и второго входных элементов И первого регистра данных - с выходом первого элемента НЕ,

а вторые входы первого и второго входных элементов И второго регистра данных - с п тым выходом блока управлени . Первые входы третьих входных элементов И первого и второго регистров данных подключены к выходам второго и первого регистра данных соответственно , а вторые входы - к восьмому выходу блока управлени .

Схема предлагаемого устройства представлена на чертеже, где 1 - вход устройства дл  записи информации в регистры данных; 2, 3, 4 - регистры данных; 5 - регистр синхронизации; 6 - вход устройства дл  внешнего синхронизирующего сигнала; 7 - блок управлени ; 8 - одноразр дный сумматор; 9 - элемент ИЛИ; 10 - блок модификатора; И - коммутатор; 12 - счетчик сдвигов модификатора; 13 - дешифратор; 14-18 - элементы И блока модификатора; 19 - элемент НЕ; 20 - одноразр дный сумматор; 21 - коммутатор; 22-25 - элементы И; 26 - элемент НЕ; 27, 28 - элементы И; 29 - элемент НЕ; 30 - блок сравнени ; 31, 32, 33 - входные элементы И регистра 2 данных; 34, 35, 36 - входные элементы И регистра 3 данных.

Устройство может работать в шести режимах: вычисление функций пх, ё, arctgx, tgx, умножение, деление.

Работает устройство следуюшим образом.

Аргумент вычисл емой функции задаетс  отношением двух чисел, записываемых по входу 1 в первый 2 и во второй 3 регистры данных . При этом делимое всегда записываетс  в регистр 2, а делитель - в регистр 3. Регистры данных  вл ютс  динамическими сдвиговыми регистрами, информаци  в которых непрерывно циркулирует. Дл  определени  положени  информаци  в регистрах данных служит регистр 5 синхронизации, в котором циклически сдвигаетс  единица. Номер разр да регистра синхронизации, в котором находитс  единица, соответствует номеру разр да числа в первом (младшем) разр де регистра данных. Запуск регистра синхронизации осуществл етс  с помощью сигнала, поступающего по входу 6.

Дл  обеспечени  режима модификации используетс  блок 10 модификатора, на выходе элемента ИЛИ 9 которого вырабатываетс  информаци , сдвинута  вправо на определенное количество разр дов относительно информации , содержащейс  в регистре 3 данных.

Величина сдвига зависит от состо ни  счетчика 12 сдвигов модификатора и от вида сигнала , поступающего с п того выхода блока 7. Перед началом вычислений состо ние счетчика 12 равно «О. Сдвиг осуществл етс  при помощи совокупности элементов И, количест . „ In - 1 , во которых равно () п - количество разр дов регистров данных).

В качестве примера на чертеже представлена схема дл  четырех разр дов. В этом случае используютс  элементы И 14-18. Элемент И 14 соединен с выходом младшего разр да регистра 3 данных. Если содержимое

счетчика 12 сдвигов модификатора равно «О, то на выходе дешифратора 13, соединенном с вторым входом элемента И 14, присутствует сигнал «ЛОГ 1, и информаци  из регистра 3 данных без изменений нроходит через элемент И 14. Элемент И 15 св зан с выходом второго разр да регистра 3 данных. Если содержимое счетчика 12 равно «1, то на выходе дешифратора 13, соединенном с вторым входом элемента И 15, присутствует сигнал «ЛОГ 1. На входе элемента И 15, подключенном к выходу элемента НЕ 19, по вл етс  сигнал «ЛОГ 1 в случае, когда значение сигнала, поступаюшего с п того выхода блока 7, равно «ЛОГ О. Четвертый вход элемента И 15 соединен с инверсным выходом старшего разр да регистра 5 синхронизации, что обеспечивает обнуление информации на выходе элемента И 15 после прохождени  через него сдвинутой вправо на один разр д инфопмапии, содержащийс  в регистре 3 данных. Элементы И 16, 18 работают аналогичным образом при последующих состо ни х счетчика 12. Элемент И 17 работает только при наличии «ЛОГ 1 на п том выходе блока 7, что соответствует вычислению функций . . Информаци , сформированна  элементами И 14-18 через элемент ИЛИ 9 подаетс  на соответствующие входы первого 11 и ВТОРОГО 21 коммутаторов, первого 8 и второго 20 сумматоров. Информани  с сумматоров 8, 20 проходит на входы блока 30 сравнени , на другой вход которого поступает сигнал с п того выхода блока 7. При нулевом значении сигнала происходит «пр мое сравнение , т. е. сигнал на выходе блока 30 сравнени  Равен «ЛОГ I, если число, наход щеес  в регистпе 2 данных, больше или равно ЧИСЛУ в пегистре 3 данных. ПРИ наличии сигнала «ЛОГ 1 на п том выходе блока 7 происходит «обратное сравнение, т. е. сигна.л на выходе блока 30 сравнени  равен «ЛОГ 1, если число , наход щеес  в регистре 3, больще или равно ЧИСЛУ в регистре 2. Этот режим используетс  при вычислении arete л-.

При вычислении функции пх дл  обеспечени  режима псевдоделени  на п том, шестом и седьмом выходах блока 7 устанавливаетс  код 011 соответственно. На выходах элементов И 22, 27 по вл етс  сигнал «ЛОГ 1. Это обеспечивает поступление инверсной информации из регистра 3 через коммутатор 11 на второй вход сумматора 8.

На первый вход сумматора 8 попадает информаци  из регистра 2, сигнал «ЛОГ 1 с выхода элемента И 22 - на второй вход коммутатора 21, что обеспечивает поступление информации с элемента ИЛИ 9 на второй вход сумматора 20. Наличие сигнала «ЛОГ 1 на выходе блока 30 сравнени  обеспечивает выдачу сигнала по третьему выходу блока 7, поступающего на управл ющие входы коммутаторов И и 21 и на вход младшего разр да третьего регистра 4 данных. Этим достигаетс  получение остатка на выходе сумматора 8, модифицированного делител  на выходе сумм тора 20 и прибавление единицы к младшему разр ду регистра 4. Информаци  с выходов сумматоров 8, 20 поступает в регистры 2 и 3 соответственно.

Описанный процесс продолжаетс  до тех пор, пока сигнал на выходе блока 30 сравнени  не примет значение «ЛОГ О. Это соответствует окончанию вычислени  очередной цифры псевдочастного в регистре 4. После

этого по первому выходу из блока 7 выдаетс  сигнал «Сдвиг влево, поступаюший на входы элементов И 31, 34 и на вход регистра 4 данных. На вход элемента И 34 по п тому выходу блока 7 приходит сигнал «ЛОГ О, а на

элемент И 31 через элемент НЕ 19 сигнал «ЛОГ 1. Это обеспечивает сдвиг информации на один разр д влево в регистрах 2 и 4. Одновременно к счетчику 12 с помощью сигнала , выдаваемого по четвертому выходу блока 7, прибавл етс  «I. Далее вычисл етс  следующа  цифра псевдочастного. Процесс продолжаетс  до полного заполнени  третьего регистра данных. По окончании процесса псевдоделени  в регистре 4 находитс  псевдочастное .

Далее выполн етс  процесс умножени  констант вида 10J-1n(l+ 10--) на полученное псевдочастное (/ - число, содержап-1еес  в

счетчике 12). Константы записываютс  в регистр 3 по входу 1. Дл  обеспечени  режима умножени  на п том, шестом и седьмом выходах блока 7 устанавливаетс  код 000 соответствентто , а регистр 2 обнул етс . На выходе

элемента И 23 по вл етс  сигнал «ЛОГ О, а на выходе элемента И 28 - сигнал «ЛОГ 1. В результате информаци  поступает из регистра 3 через коммутатор 11 на второй вход сумматора 8. По третьему выходу блока 7 выдаетс  сигнал, поступаюший на первые управл ющие входы коммутаторов 11 и 21 и на вход младшего разр да регистра 4. Это обеспечивает получение частичного произведени  на выходе сул1матора 8 и вычитание единицы

от младшего разр да регистра 4. Информаци  в регистре 3 не мен етс  при умножении на одну цифру множител . Умножение на одну цифру множител  заканчиваетс  после обнулени  младшего разр да регистра 4. После

этого из б,тока 7 по второму выходу подаетс  сигнал «Сдвиг вправо, поступаюший на входы элементов И 32, 35 и на вход регистра 4. На вход элемента И 35 по п тому выходу блока 7 приходит сигнал «ЛОГ О, а на элемент

И 32 через элемент НЕ 19 - сигнал «ЛОГ 1. Происходит сдвиг информации, наход щейс  в регистрах 2 и 4, на один разр д вправо. Одновременно от содержимого счетчика 12 с помощью сигнала, выдаваемого по четвертому выходу блока 7, вычитаетс  единица. Затем по входу 1 в регистр 3 записываетс  нова  константа и она умножаетс  на следующую цифру множител . Процесс продолжаетс  до полного обнулени  регистра 4. Результат умножени  находитс  в регистре 2.

Вычисление функции е происходит аналогично вычислению функции 1п л; с той разницей , что вначале производитс  деление аргумента на константы вида 10 1п(1 + 10), а затем псевдоумноженне модификацией множимого . При делении на константу на п том, шестом и седьмом выходах блока 7 устанавливаетс  код 001 соответственно. При этом на выходе элемента PI 27 оказываетс  сигнал «ЛОГ 1, а на выходе элемента И 22 - сигнал «ЛОГ О. Далее выполн етс  процесс деленн  аналогично описанному, только без модификации делител . После определени  очередной цифры частного в регистр 3 данных по входу 1 записываетс  соответствующее новое значение константы.

Перед началом нсевдоумножени  множимое по входу 1 зап сываетс  в регистр 3, а регистр 2 обнул етс . Дл  выполнени  псевдоумноженн  на п том, шестом и седьмом выходах блока 7 устанавливаетс  код 010 соответственно. При этом на выходе элементов И 22, 28 по вл етс  сигнал «ЛОГ 1. Благодар  этому выполн етс  псевдоумнол ение с модификацией множимого. Модификаци  множимого происходит аналогично описанной модификации делител .

При вычислении функции arctg.; на п том, шестом и седьмом выходах блока 7 устанавливаетс  код 111. Перед началом работы по восьмому выходу блока 7 выдаетс  сигнал, поступающий на элементы И 33, 36, что обеспечивает обмен информацией между регистрами 2 и 3. При этом делимое оказываетс  в регистре 3, а делитель - в регистре 2. На выходе элемента И 24 в соответствии с кодом на п том , шестом и седьмом выходах блока 7 образуетс  сигнал «ЛОГ I. Это обеспечивает поступление через коммутатор 11 сдвинутой на определенное число разр дов информации, содержащейс  в регистре 3, на вход сумматора 8 и через коммутатор 21 инверсной информации из регистра 2 на вход сумматора 20. Так как сигнал на п том выходе блока 7 равен «ЛОГ 1, то на блоке 30 происходит «обратное сравнение. Процесс получени  очередной цифры псевдочастного аналогичен описанному . После вычислени  очередной цифры псевдочастного по первому выходу блока 7 выдаетс  сигнал, поступающий на входы элементов И 31, 34 и на входы регистра 4, на вход элемента И 34 по п тому выходу блока 7 приходит сигнал «ЛОГ 1, а на элемент И 31 через элемент НЕ 19 - сигнал «ЛОГ О. Этим достигаетс  сдвиг информации на один разр д влево в регистрах 3 и 4. В остальном процесс получени  псевдочастного аналогичен описанному процессу псевдоделени .

Затем дл  обеспечени  процесса умножени  констант вида arctg на полученное псевдочастное, на п том, шестом и седьмом выходах блока 7 устанавливаетс  код 100 соответственно . Процесс получени  произведени  аналогичен описанному процессу умножени  констант,

Вычисление функции igx происходит аналогично вычислению фуикцит arctg л- с той лишь разницей, что вначале 1 ро::одитс  деление аргумента на КОНСТРЛГГЫ вида 10- arctg

, а затем псевдоумножепие с модификацией множимого. При делении на константы на п том, шестом и седьмом выходах блока 7 устанавливаетс  код 101 соответственно. При этом на выходе элемента И 27 имеетс  сигнал

«ЛОГ 1, а на выходе элемента И 22 - сигнал «ЛОГ О. Далее выполн етс  процесс делени  на константы, аналогичный описанному. Перед началом псевдоумножени  множимое по входу 1 записываетс  в регистр 3, а регистр 2 обнул етс . По восьмому выходу блока 7 выдаетс  сигнал, поступающий на элементы И 33, 36, благодар  этому происходит обмен информацией между регистрами 2 и 3, причем множимое оказываетс  в регистре 2.

Дл  выполнени  псевдоумнол ени  на п том, шестом и седьмом выходах блока 7 зстанавливаетс  код ПО, на выходе элемента И 25 - сигнал «ЛОГ 1. Это обеспечивает поступление через коммутатор И сдвинутой на определенное число разр дов инверсной информации , содержащейс  в регистре 3, на вход сумматора 8 и через коммутатор 21 информации из регистра 2 на вход сумматора 20. Умножение на одну цифру множител  заканчиваетс 

после обнулени  младшего разр да регистра 4. После этого из блока 7 по второму выходу выдаетс  сигнал, поступающий на входы элементов И 32, 35 и на сдвиговый вход регистра 4. На вход элемента И 35 по п тому выходу

блока 7 приходит сигнал «ЛОГ 1, а на элемент И 32 через элемент НЕ 19 - сигнал «ЛОГ О. Это обеспечивает сдвиг информации , наход щейс  в регистрах 3 и 4, на один разр д вправо. Одновременно от содержимого счетчика 12 с помощью сигнала, выдаваемого по четвертому выходу блока 7, происходит вычитание единицы. Процесс продолжаетс  до полного обнулени  регистра 4. Результат находитс  в регистре 3.

В случае выполнени  операции умножени  по входу 1 множимое записываетс  в регистр 3, множитель - в регистр 4, а регистр 2 обнул етс . На п том, шестом и седьмом выходах блока 7 устанавливаетс  код 000 соответственно . Процесс аналогичен описанному процессу умножени  констант.

При выполнении операции делени  на п том , шестом и седьмом выходах блока 7 устанавливаетс  код 001 соответственно. Процесс

аналогичен описанному процессу делени  на константы.

Из приведенного описани  работы устройства очевидно, что блок управлени   вл етс  полностью универсальным дл  всех шести режимов работы, что дает возможность упростить его путем выделени  стандартных циклов и микрокоманд.

Наличие блоков сравнени  и модификатора позвол ет реализовать алгоритм делени  без

восстановлени  остатка, а также прочодить

параллельно обработку делимого (частичного произведени ) и модификацию делител  (множимого ). Это обеспечивает снижение аппаратурных затрат, так как в устройстве, в отличие от известных, отсутствует дополнительный регистр модификатора.

Кроме того, повышаетс  быстродействие, устройства за счет исключени  затрат време-. ни на восстановление остатка и сдвиг регист-. ра модификатора.

Claims (3)

1.Башлаков Е. П. и др. Вопросы развити  структур малых ЦВМ с произвольной значностью используемой системы счислени . Кибернетика № 1, 1972.

2.Парини Д. А. Система Дивик дл  решени  сложных навигационных задач. Электроника № 18, 1966.

3.I. Е. Meggit «Psendo Division and Pseudo Multiplication Processes JEM Journal, April

1962 (прототип).