SU570054A1 - Устройство дл делени - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  построени  на его основе специализированных ЦВМ.

Известны арифметические устройства, работающие с информацией,, представленной в виде векторов, и предназначенные дл  решени  задач, содержащих большое количество тригонометрических функций 1 . Эти арифметические устройства состо т из регистров сдвига, сумматоров - вычитателей и блоков элементов И. Однако в наборе этах устройств отсутствует операци  делени  чисел .

Наиболее близким к изобретению техническим решением  вл етс  устройство, содержащее регистр делимого, регистр делител , два блока элементов И, два сумматора , блок управлени , причем поразр дные выходы регистра делимого подключены к cot ответствуюшим входам первого блока элементов И. Выход последнего подключен к первому входу первого (умматора, второй вход KiTTOporo подключен к выходу младшего разр да регистра делимого, старший . разр д этого регистра подключен к выходу первого сум

матора, третий вход которого подключен к вькоду блока управлени  и к первому входу второго сумматора. Второй аход второго сумматора подключен к выходу младшего разр да регистра делител , поразр дные выходы которого подключены к соответствующим входам второго блока элементов И. Выход элемента И подключен I к третьему входу второго сумматора, а его выход подключен к входу старшего разр да регистра делител . Второй выход блока управлени  подклю- чен к вторым входам блоков элементов И

Это устройство делени  Требует большое количество оборудовани  дл  реализации и предварительное (вычисление разности .

Целью изобретени   вл етс  повышение быстродействи  и упрощение устройства.

Достигаетс  это благодар  тому, что в устройство введен блок определени  переполнени , вход которого подключен к выходу второго суматора, а выкод блока определени  переполнени  подхлючен к входу блока управлени .

На чертеже показана структурна  схема устройства дл  делени . Предлагаемое устройство содержит регис делимого 1, регистр делител  2, сумматоры 3, 4, блоки элементов И 5, 6, блок управлени  7, блок 8 опре䈫леии  переполнени . Процесс делени  Н - в устройстве опмсьюаетс  следующими выражени ми: Vt- iXi i2-0; (, где операнды Л «АСА В), у В(0,5 в i) i - номер итераши, I 1.2,3 ...,П 1 - Оператор, п| цаюший I такое изме йвние ig , «вгобы при|44|. значениеjg -i и равный 41 при  ри . Перед начадом вычислений значени  А и В хран тс  л регистрах 1 н 2 соответственно . С иач8П9М очередной- эпемеитов И 5, .6 соедин ют срответству ШИ0 1 ко|ДЬ1 регистров 1, 2 с BxoAjgiMH ; сум мйторов (вюч тател) 3, 4 таким образом, что с выходов регистров иортуй тзначеЗначени  4 и Ч|( ни  А; 2 с вьосодое младших разр дов регистров 1, 2 поступ т на вторце входы сумматоров ( вычитателей) гдэ в сыугветствнв со значеи  ми оператора Vi поступающими из блоха упраешеии  суммнру отс . (аычитают с ) с |У   соответствеивб Новые эиаченн  |(|4-й р« истры, а величина у f, ; поступит в блок.б тфеделен1й111е1}е однеии (делител ) В блсже О1 делеии  пе|реполневи  21нализиру с  саковый разр д () числа к.сигнал о иапичвв вли отсутствии пёрепол поступает в бпок. утцрввпет  7 дл  BOfteSoftK , , -..V.,/. - : Процесс {101вт1ф етР  до выполнени  задан ного количества итераций- 5 конце олерахщи

результат Лц може быть вк веден по выходу. :;;;.; ;. ;, ;;

Эффективиоспь :ар9длвгаем(о изобретени  Зйкл10чаетс1а в з оиойи  оборудовани  (на оди  регистр и сумматор/ в|91чи1 ,Авторское свидетельство СССР № 445042, кл. G 06 7/38, 1974.

Claims (1)

1. 2,Авторское Сввиетельство СССР J 434413, кл. G- Об F 7/52, 1974,. татель)по сравнению с прототипом) и в сок рашении времени выполнени  делени  за счет устранени  необходимости в предварительном вычислении разности исходных опр рандов. Формула изобретени  Устройство дл  делени , содержащее регистр делимого, регистр делител , два блока элементов И, два сумматора, блок упраь-лен  , причем поразр дные выходы регистра делимого подключены к соответствующим входам первого блока элементов И, выход которого подключен к первому входу первого сумматора, второй вход которого подключен к выходу младшего разр да регистра делимого, старший разр д которого подключен к выходу первого сумматора, третий вход которого подключен к выходу блока управлени  и к первому вХоду второго сумматора , второй аход.которого подключен к выходу младшего разр да регистра /(елител , поразр днь1е выходы которого подключены К соответствующим входам второго блока элементов И, выход которого подключен к третьему входу второго сумматора, выход которого подключен к входу старшего разр да регистра делител , второй выход блока управлени  подключен к вторым входам блоК ( элементов И, о т л и чаю iu е е с   тем, что, с целью повышени  быстродействи  и упрошени  устройства, в него блок определени  переполнени , вход которого подключен к выходу второго сумматора, а выход блока определени  переполнени  подключен к аходу блока управлени . Источники информации,, прин тые во внимание при i экспертизе:

   l....i.U

   4« 4Ц