SU885994A1 - Вычислительное устройство - Google Patents

Description

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТЮЙСТВО

I

Изобретение относитс  к вычислительной технике и может найти применение в вычисли тельных машинах любого назначени .

Известно вычислительное устройство, построенное по блочному принципу и выполн ющее независимо и параллельно арифметические операции над числами с фиксированной зап той и с плавающей зап той 1.

Недостатки известного устройства - большой о&ьем аппаратурных затрат, повышение мощности потреблени  и малый коэффициент использовани  аппаратуры.

Наиболее близким к предлагаемому  вл ет:с  вычислительное устройство, содержащее умножитель , сумматор, устройство управлени  и регистры 2.

Недостаток указанного устройства состоит в узких функциональных возможност х, заключающихс  в отсутствии эффективной обработки чисел двойного формата, чисел с плавающей зап той и некоторых сложных операторов, что не позвол ет использовать данное устройство в вычислительных машинах, требующих обработки больишх массивов информации;

Цель изобретени  - повьш1ение гибкости и эффективности работы устройства.

Поставленна  цель достигаетс  тем, что в вычийгательное устройство, содержащее п ть регистров, умножитель, два сумматсфа, блок анализа знаков, блок нсфмализации, блок переноса , блок выравнивани  пор дков, блок управлени , причем выходы блока управлени  с первого по шппой соеданены с управл ющиьш входами блока выравнивани  пор дков, блока переноса, блсжа нс мализации н сумматоров. Т1ервый вход блока управлени  соединен с выходст блока анализа знаков, первый информационный вход которого соедини с первым выходом первого регистра, второй выход которого соединен с первым информационным входом умножител , второй ннформацисншый вход кот(фого соединен с выходом втсфого регистра, выход блока nepenoica соединен с первым информационным входом первого «уммхтор , первый выход которого соединен с первым информационным входом блока переноса , второй выход первого сумматора соединен с первой выходной шиной устройства, втора 

выходна  шина устройства соединена с выходом второго сумматора и с информационным входом третьего регистра, выход которого соединен с информационным входом блока выравнивани  пор дков, нервые информационные входы первого и четвертого, второго и п того регистров соединены соответственно с первой и второй входными шинами устройства, введены четыре регистра и семь коммутаторов, гфичем первый и второй выходы умножител  соединены соответственно с первыми информационными входами шестого и седьмого регистров, первый выход шестого регистра соединен со втор .ым информационным входом седьмого регистра , выход которого и второй выход шестого регистра соединены соответственно с первым и вторым информационными входами первого коммутатора и со вторым и третьим информационными входами блока переноса, третий информационный вход первого коммутатора соединен с выходом восьмого регистра, первыми информационными входами второго и третьего коммзтаторов и со вторым информационным входом блока анализа знаков, третий информационный вход которого соединен со вторым .-информационным входом Второго коммутатора, вторым информационным входом второго регистра , выходом дев того регистра и со вторым информационным входом третьего коммутатора выход которого соединен с первым информационным входом блока нормзлизащт, первый выход которого соединен с первым управл ю , щим входом четвертого коммутатора, первый информационный вход которого соединен с первой входной шиной устройстве, второй информационный вход четвертого коммутатора соединен с выходом второго регистра, четвертым информационным входом первого коммутатора и первым  нформашонным входом п того коммутатора, вtopoй информационный вход которого соединен со вторым выходом

пер&ого регистра и с третьим информационным входом четвертого коммутатора, п тый вход которого соединен с вьрсодом третьего коммутатора , третий и четвертый информационные входы которого соединены соответственно с третьей и четвертой входными щитами устройства , третий информационный вход д того коммутатора соединен с третьей входной шиной устройства, выходы первого и четвертого коммутаторов соединены соответственно со вторым и третьим информационными входами первого сумматора, второй выход которого соединен с первыми информационными входами восьмого и дев того регистров, вторые информационные входы которых соединены с п той входной ишной устройства, выход блока выравнивани  пор дков соединен со вторым входом блока управлени  и с первыми управл ющими

входами второго и п того коммутаторов, с первым управл ющим входом первого коммутатора и вторым управл юшим входом четвертого коммутатора, выход п того коммутатора соединен с п тым информационным входом первого коммутатора, второй выход блока нврмализации соединен со вторым управл юшим входом первого коммутатора и с первым информационным входом шестого коммутатора, второй информационный вход которого соединен с выходом п того регистра и с первым информционным входом седьмого коммутатора, второй информационный вход которого соединен с выходом четвертого регистра, третьи информационные входы шестого и седьмого коммутаторов соединены с выходом третьего регистра, информационные входы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестой информационный вход четвертого коммутатора соединен с выходом блока переноса, четвертый информационный вход п того коммутатора соединен с шестой входной шиНой устройства, седьма  входна  шина устройства соединена со вторым информационным входом первого регистра, управл ющий вход блока анализа знаков соединен с шестым выходом блока управлени , управл ющие входы первого, второго, третьего, четвертого , п того, восьмого и дев того регистров соединены с седьмым выходом блока управлени , восьмой выход которого соединен с управл ющими входами шестого и седьмого ком мутаторов, управл ющий вход умножител  соединен с дев тым выходом блока:у71равлени , дес тый выход; которого соединен с первым управл ющим входом шестого регистра и управл ющим входом седьмого регистра, второй управл ющий вход шестого регистра соединен с оданнадцатым выходом блока управлени , двенадцатый выход которого соединен с утфавл ющим входом трезъего коммутатора, третьи управп юише входы первого и четвертого коммутаторов и вторые управл ющие входы второго и третьего коммутаторов соединены с тринадцатым выходом блока управлени .

Кроме того, блок управлени  содержит пам ть шкpoкoмaнд, регистр микрокоманд, счетчик, генератор импульсов, дешифратор, группы элементов И, триггер, грушы регистров, группы элементов ШШ, регистры, первый, второй , третий и четвертый элементы И, причем выход пам ти микрокоманд соединен с информационным входом регистра микрокоманд, управл ющий вход которого соединен с первьпм выходом генератора импульсов, второй выход которого соединен с первьпи управл ющим входом счетчика,, второй управл ющий вход которого соединен с первым выходом регистра микрокоманд , второй выход которого соединен с 58 первым информационным входом счетч жа, Btoрой информационный вход которого соединен с первым выходом первого регистра, информационный вход которого соединен с управл юида входом пам ти микрокоманд и с выходом счет чика, третий управл ющий вход которого соеди нен со вторым выходом первого регистра и с первыми входами элементов ИЛИ первой груп пы, вторые входы которых соединены с выхода ми регистров первой группы, информационные входы которых соединены с первым выходом дешифратора, второй выход которого соединен с первыми входами элементов И первой группы , вторые входы которых соещшены с третьим выходом генератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешифратора, четвертый выхоД которого соединен с информационным входом второго регистра, п тый выход дешифратора соединен с информационными входами регистров второй группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторые входы которых соедине ны с первыми входами элементов ИЛИ третьей группы, с первым входом блока и с информационным входом триггера, управл ющий вход которого соединен с п тым выходом генератора импульсов, шестой выход которого соединен с первыми входами первого, второгр, третьего и четвертого элементов И, вторые входы которых соединены соответственно с шестым, седьмым , восьмым и дев тым выходами дешифратора , дес тый f одиниадцатый и двенадцатый ВЫХОДЫ; которого соедииены с информащюнными входами регистров третьей, четвертой и п той групп, вход дешифратора соединен с третьим выходом регистра микрокоманд, второй вход блока соединен с третьим информациой иым входом счетчика, выходы регистров третьей группы соединены со вторьпли входами элементов ИЛИ третьей группы, выходы перво го, второго, третьего и четвертого элементов И соединены соответственно с шестым, первым, третьим и вторым выходами блока, вьЬсоды элементов ИЛИ первой, второй и третьей групп соединены с четвертым, п тым и тринадцатым выходами блока соответственно, выходы элементов И первой и второй групп соединены с двенадцатым и седьмым выходами блока соответственно , выходы регистров второй, четвертой и п той групп соединены с дес тым, дев тым и восьмым выходами блока соответственно, выход триггера соединен с одиннадцатым выходом блока. На фиг. 1 представлена схема вычислительн го устройства; на фиг. 2 - схема блока управ лени . Устройство содер агг блок 1 7фзвленн , блок 2 выравнивани  пор дков, блок 3 анализа знаков, регистры 4-12, умножитель 13., коммутаторы 14-20, сумматоры 21 и 22, блок 23 переноса, блок 24 нормализации, входные шины 25-31, выходные шины 32 и 33. Блок 1 управлени  содержит пам ть 34 микрокоманд, регистр 35 микрокоманд, счетшпс 36, генератор 37 импульсов, дешифратор 38, группы элементов И-39 и 40; триггер 41, группы регистров 42-46, группы элементов ИЛИ 47-49, регистрры 50 и 51, элементы И 52-55, входы 56 и 57, выxoдьj 58-70. Числа с плавающей зап той представлены (п-4)-разр дной мантиссой со знаком в стар- . шем разр де и 4-разр дным шестнадцатиричным пор дком. Устройство работает следующим образом. Пам ть 34 микрокоманд, предназначенна  дл  хранени  микрокоманд, с помощью которых выполн етс  реализаци  арифметических и логических операций,.управл етс  через счетчик 36 тактовыми сигналами с генератора 37. Последовательность считывани  микрокоманд осуществл етс  счетчиком 36, очереднсж адрес пам ти 34 микрокоманд в котором форм1фует с  путем увеличени  на 1 предыдущего адреса за счет очередного тактового импульса с генератора 37. Адресаци  пам ти 34 может быть и произвольней. Это достигаетс  подключением одного из выходов регистра 35 ко входу счетчика 36. При обработке чисел с плавающей зап той в случае обнулени  разности пор дков или переполнени  разр дной сетки блоком 2 выравнивани  пор дков формируетс  информаци , по которой происходит останов выполнени  текущей микропрограммы и запись в счетчик 36 адреса,который вызывает из пам ти 34 протрамму обработки данного прерывани . Одновременно в регистр 51 с выхода счетчика 36 поступав ет адрес последующей микрокоманды прерванной программы. После обработки программы прерывани  последн   микрокоманда этой npoi-, раммы вызывает запись содержимого регистра 51 в счетчик 36, в результате чего прерванна  программа возобновл ет работу. Считанна  микрокоманда с пам ти 34 поступает в регистр 35, в котором запись осуществл етс  по тактовому сигналу с генератора 37. Этот регистр хранит текущее значение всех зон или полей микрокоманды. С выхода регистра 35 микрокоманда поступает на вход дешифратора 38, который вырабатывает сигналы управлени  и коды настройки блоков предлагаемого устройства. Дл  управлени  регистрами 4-7 и 10-12, которые работают только в режиме записи, предназначена группа элементов И 39, на каждый

из первых входов которых поступает сигнал с соответствующего выхода дешифратора 38, а на вторые входы элементов И 39 поступают соответствующие тактовые сигналы с генератора 37. Выход каждого элемента И этой группы подключен ко входу записи соответствующего регистра 4-7 и 10-12. Регистры .8 и 9 построены на сдвиговых регистрах, имеющих четыре режима работы. Поэтому помимо тактирующих сигналов на них поступает код режима их рабо ты с регистра 50, который по шине записи включен посто нна

Группа элементов И 40 управл ет шинами настройки коммутаторов 14-20. На первые входы элементов И 40 поступают разрешающие сигналы с генератора 37, а вторые входы подключены к выходу дешифратора 38. Дл  коммутаторов 14 и 15 коды настройки записываютс  в группу регистров 42 с дешифратора 38 и далее - непосредственно на шины настройки этих коммутаторов. Коды настройки коммутаторов 16-19, помимо кодов, поступающих соответственно с выходов блоков 2 и 24, формируютс  в дешифраторе 38 с последующей записью в группу регистров 43 и далее через группу элементов ИЛИ 49 непосредственно на шины настройки коммз аторов 16-19.

Вторые входы элементов ИЛИ 49 подклю4ены ко входу 56, по которому поступают сформированные в блоке 3 во врем  операции делени  коды настройки коммутатора 20 и сумматора 21.

Настройка сумматоров 21 к 22 к  выполнение арифметических и логических функций выполн етс  микрокомандно, и с выходов дешиф ратора 38 в группы регистров 44 и 45 занос тс  коды настройки, которые через элементы ИЛИ 47 и 48 поступают на шины настройки , сумматоров 21 и 22. На вторые входы элементов ИЛИ 47 и 48 со входов 57 и 56 поступают коды, сформированные, соответственно, в блоках 3 и 24 при вьшолнении операций делени  и нормализации.

Управление умножителем 13 осуществл етс  через группу регистров 46, в которую заноситс  значение кодов настройки и управл ющих ишн с соответствующего выхода дешифратора 38. Дл  управлени  блоками 2, 3 и 24 предназначены три ключа, построенные на элементах И 52, 53 и 54 , первые входы которых подключены к соответствующим выходам дешифратора 38, а вторые - к выходу генератора 37. Выходы элементов И 52, 53 и 54 подключены к управл ющим входам блоков 2, 3 и 24 соответственно. Запись информации в группы регистров 42 - 46 осуществл етс  посто нно за счет жесткого включени  их шин записи на потенциал разрешени  записи.

Элемент И 55 предназначен дл  подачи в блок 23 переноса при соответствующих операци х уровн  J. Рассмотрим несколько основных операций.

1.Сложение одноформатных чисел с фиксированной зап той.

« По шинам 25 и 26 на входы регистров 4 и 5 поступают исходные числа блока 1 управлени , осуществл етс  настройка коммутаторов 17, 18, и 19 на пр мую передачу числа и настройка сумматора 21 на функцию сложени . Результат может быть,записан или в один из регистров 11 и 12, или же выдан на выход по шине 32.

То же самое, но только дл  входных шин 26 и 27.

По шинам 29 (30) и 31 через коммутаторы 16, 18 и 17, 19 осуществл етс  пр ма  передача кодов чисел на соответствующие входы сумматора 21. Результат также может быть записан или в один из регистров 11 или 12, или вьщан на выход.

2.В режиме накапливающего сложени  результат записываетс  в один из регистров 11 или 12 и считываетс  с них поочередно через коммутаторы 18 или 19 на вход сумматора 21, на другой вход которого поступает число с регистра 4 или 5.

3.В режиме вьпштани , когда необходимо вычесть число регистра 5 из числа регистра 4, сумматор 21 настраиваетс  на режим вычитани , коммутатора 18 - на передачу кода регистра 4, а коммутатор 19 - на передачу кода регистра 5. Если же необходимо вычесть код регистра 4 из кода регистра 5, то коммутатор 18 передает код регистра 5, а коммутаторы 17 и 19 передают код регистра 4. Накапливающее вычитание осуществл етс  с помощью регистров 11 и 12, так же, как и дл  накапливающего сложени .

4. В режиме сложени  двух чисел с фиксированной зап той двойного формата в регистры 4 и 5 сначала записываютс  младшие части чисел. Полученный при этом перенос с выхода сумматора 21 поступает на один из входов блока 23 переноса, откуда считываетс  во втором такте, когда начинаетс  обработка старших частей чисел с регистров 4 и 5. За два такта можно выполнить сложение чисел, поступивших на входы сумматора 21 с входных шин 29, 30 и 31.

Claims (2)

1. Операци  вычитани  чисел двойного формата выполн етс  точно так же, как и д   сложени , только в этом случае сумматор 21 настраиветс  устройством управлени  на операцию вычитНИЯ .5. Умножение двух чисел осуществл етс  с помощью умногкител  13, на входы которого поступают исходные числа с регистров.4 и 5, а результат умножени  записываетс  в регистры 8 и 9. Причем, поскольку врем  умножени  равно двум тактам сложени , то можно осущес вить совмещение операций умножени  и записи в регистры 4 и 5 новых чисел. При необходимости получени  результата двойного формата вес результат поочередно считьгеаетс  с регистров 8 и иа выход 32 через коммутатор. 19 и сумматор 21, который настроен на пр мую передачу кода по данному входу. Если необходимо иметь одноформатный результат, то старша  часть его считываетс  -с регастра 8 через коммутатор 19 на вход сумматора 21 , на вход переноса которого поступает значение переноса, сформированного в блоке 23 старшим разр дом кода регистра 9 и 1 округлени , поступившей с блока 1 управлени . 6. Рассмотренные выше режимы сложени  и умножени  одноформатных чисел составл ют основу умножени  двух двуформатных чисел. Пусть в регистре 4 записываетс  код множител , а в регистре 5 -. код множимого и пусть в этих регистрах записаны соответственно младшие части чисел. Тогда в течение двух тактов выполн етс  первый цикл умножени . В конце второго такта на регистр 4 поступает код старшей части множител  и осуществл етс  запись первого результата умножени  в регистры 8 и 9. На третьем и четвертом тактах выполн етс  второй цикл умножени . В течение третьего такта код регистра 9 через коммутатор 19 и сумматор 21 считываетс  на выходную шину 32. В четвертом такте осуществл етс  запись кода регистра 8 через коммутатор 19 и сумматор 21 в регистр 12 и запись в регистры 4 и 5, соответственно, младшей и старшей части множител  и множимого. В конце четвертого такта результат второго умножени  записываетс  в регистры 8 и 9. В п том и шестом тактах вьшолн етс  третий цикл умножени . В п том такте вьшолн етс  сложение в сумматоре 21 кода регистра 12 с кодом регистра 9. При этом код регистра 12 поступает на вход сумматора через коммутаторы 16 и 18, а код регистра 9 - через комму татор 19. Результат сложени  записываетс  в регистр 11. На шестом такте вьшолн етс  сло жение кода регистра 8, поступающего на вход сумматора через коммутатор 19, с переносом, полученным от предыдущего сложени  и записанным в блоке 23. В этом же такте вьшолн .етс  запись в регистр 4 старшей части множи Тел  и в коице такта запись результата третьего умножеии  в регистры 8 и 9. Результат сложени  шестого такта записываетс  в регистр 12. На седьмом и восьмом тактах вьшолн етс  четвертый цик умножени . При этом перенос от шестого такта записываетс  в блок 23; 8 410 На седьмом такте выполн етс  сложеине кода регистра 12 через коммутаторы 16 и 18 с кодом регистра 9. Результат сложени  записываетс  на выход по шине 32. а перенос поступает в блок 23. На восьмом такте вьшолн етс  сложение предьщущего переноса, кода регистра 8 через коммутатор 19 с кодом регистра И через коммутаторы 16 и 18 и записью резуль тата сложени  в регистр 12, а переноса - в блок 23. Таким образом, в блоке 23 хран тс  значени  двух однозначных переносов: один - с шестого такта и второй - с восьмого такта, ff блоке 23 переноса эти два значени  складываютс  и образуют двухразр д ый перенос. В этом же такте (восьмом) может осуществл тьс  запись в регистры 4 и 5 новых зиачегаш младших частей других чисел, что чаще всего и бывает при обработке массива данных в потоковом режиме, и в конце восьмого такта выполн етс  запись четвертого результата умножени  в регистры 8 и 9. В дев том такте вьшолн етс  сложение кода регистра 12 через коммутаторы 16   18 с кодом регистра 9. Результат сложени  выдаетс  иа выход по шине 32, а перенос поступает в блок 23, где складываетс  с двухразр диым кодом переноса от предьщущих сложений. Новое значение переноса  вл етс -также двухразр дным , а его максимальное значение может быть равно числу три, т. е. 1. В дес том такте выполи етс  сложение кода регистра 8 через коммутатор 19 с кодом переноса . При этом перенос поступает через коммутатор 18 на вход сдвига на четыре разр да влево в младшие его разр ды, а остальные разр ды этого входа настроены на передачу кода, равного О. В дев том и дес том тактах может осуществл тьс  первый ци1(л умножеки  новых чисел. Таким образом, умножеиие двух чисел двойного формата требует дес ть машинных тактов, но с учетом потокового режима обработки данных врем  умножени  двух чисел равно восьми тактам. Вычисление оператора А.Х + В, необходимое при цифровой обработке сигналов, фильтрации сигиалов, решении линейных и дифференциальных уравнений, осуществл етс  следующим образом. Коды регистров 4 и 5 перемножаютс  в умножителе 13, а число В поступает по одной из шин 29 или 31 через коммутаторы 16 и 18. По такому же принципу осуществл етс  вычисление сложного оператора типа (...А- хТ+ В) + х.+ С) Х-+ ...)...). При этом предыдуйдай ре-, зультат вычислени  записываетс  в регистр 11, 5. Число Х-поступает на а с него - в регистр регистр 4 с шины 25 или 27. Операци  делени  чисел с фиксированной зап той аыпо;ш етс  по классическому алгоритму , когда по анализу знаков определ етс  очередна  цифра частного, а сумматор 21 выполн ет или сложение, или вычитание делител  из остатка. Код остатка записываетс  поочеред но в регистры 11 и 12 и снимаетс  с них на вход сумматора 21 только через коммутаторы 16 и 18. Анализ знаков делител  и остатка вы полн етс  в блоке 3, а настройка сумматора на операции сложени  и вычитани  выполн етс  блоком 1 управлени , который к тому же настраивает коммутатор 18 на передачу кода со -сдвигом влево на один разр д и управл ет регистрами 8 и 9 в режиме сдвига их вправ на один разр д с занесением в них очередной цифры частного. Обработка чисел с плавающей зап той. Сло жение и вычитание одноформатных чисел. В регистрах 4 и 5 записываютс  мантиссы обрабатываемых чисел, в регистры 6 и 7, соответственно , пор дки зтих чисел. В сумматоре 22 выполн етс  вычитание пор дков, результат операции записываетс  в регистр 10, и с него код разности пор дков поступает в блок 2 выравнивани  пор дков. В блоке 2 происходит анализ кода разности пор дков, формируютс  в соответствии с ним коды настроек коммутаторов 16-19. При этом в зависимости от знака разности пор дков коммутатор 17 пропускает на выход или код регистра 4, или код регистра 5. То же самое относитс  и к коммутатору 16. Поскольку пор дки чисел  вл ютс  шестнадцатиричными, т. е. разр ду разности пор дковсоответствует сдвиг на четы ре разр да, то сдвиг той или иной мантиссы с меньшим пор дком вьшолн етс  ва четыре, восемь или двенадцать разр дов (в случае разр дности чисел, равной шестнадцати). Блок 2 выравнивани  пор дков также выполн ет анализ кода разности пор дков на случай обнулеки  мантиссы с меньшим пор дком и переполнени  и по результату зтого анализа подает сигналы в блок 1 управлени , который в соответствии с ним вырабатывает управл ющие сигналы дл  коммутаторов и сумматора 21. Одновременно с прохождением какой-либо мантиссы через коммутаторы 17 и 19 друга  мантисса проходит через коммутаторы 16   18 на вход сумматора 21. Результат сложени  (вычитани ) фиксируетс  в одном из регистров 11 или 2. На следующем такте вьшолн етс  операци  нормализации мантиссы результата, котора  поступает через коммутатор 20 на вход блока 24. В блоке 24 о,-ущесчдал етс  анализ кода маттгссь результата, формируетс  код настройки коммутатора 18 и в сумматор 22 выдаетс  корректирующий код пор дка результата. В за ВИСИМ ОСТИ от денормализации мантиссы результата сумматор 22 настраиваетс  блоком 24 нормализации на операцию сложени  корректирующего кода с кодом наибольшего пор дка или операцию вычитани . Окончательный результат выводитс  по шинам 32 и 33. , Б случае обработки чисел двойного формата алгоритм обработки пор дков остаетс  как и дл  одноформатных чисел, а в регистры 4 и ,-5 на первом такте записываютс  младшие части мантисс с записью результата в один из регистров11 или 12. На втором такте вьшолн етс  запись в регистры 4 и 5 старших частей мантисс , сдвиг влево старшей мантиссы с меньшим. пор дком на (m-n) разр дов, где m - разр дность чисел; п - сдвиг мантиссы с меньшим пор дком при операции выравнивани  пор дков. При этом при сдвиге мантиссы через коммутаторы 16 и 18 старшие ее разр ды выход т за пределы разр дной сетки, а в сумматор 21 на старшие разр ды поступают ее младшие разр ды , которые складываютс  с кодом регистра 12. Результат сложени  записываетс  в pernctp И. На третьем такте выполн етс  обработка старшей части мантиссы с меньшим пор дком, но она уже сдвигаетс  вправо через коммутаторы 17 и 19 и далее складываетс  в сумматоре 21 со старшей частью мантиссы с большим пор дком. Настройка коммутатора 18 на сдвиг влево мантиссы во втором такте осуществл етс  блоком 2. Округление вьшолн етс  в первом такте, дл  чего старший разр д тетрады, котора  должна выйти за пределы разр дной сетки щ)И сдвиге вправо, поступает в блок 23, где складываетс  с 1 округлени , поступающей с блока 1 управлени . Результат зтого сложени  поступает на вход переноса сумматора 21. Операци  нормализации мантиссы результата вьшолн етс  в два такта. В первом такте старша  часть мантиссы результата с регистра 12 поступает через коммутатор 20 в блок 24, где анализируетс . Во втором такте выполн етс  анализ младшей части мантиссы с регистра 11 и по результатам анализа обеих частей формируетс  код настройки коммутаторов 18 и 19. При этом, если все разр ды старшей части мантиссы результата равнь О или 1, то сдвигаетс  влево только младша  часть. Если же не все разр ды, начина  со старших, равны О или 1, то в первом такте сдвигаетс  через коммутатор 18 старша  часть, а младша  часть с регистра 11 через коммутатоы 19 сдвигаетс  вправо на (m-n) разр дов, где п - количество разр дов сдвига влево. В сумматоре 21 они складываютс  и на его выходе получаетс  окончательное значение старшей части мантиссы р эультата. Во втором такте сдвигаетс  младша  часть мантиссы через коммутатор 18. В эти же такты, как и дл  одноформатных чисел, выполн етс  окончательна  обработка пор дка результата в сумматоре 22. Дл  операщш умножени  и делени  любого формата чисел обработка мантисс выполн етс  так же, как и дл  чисел с фиксированной зап  той, а пор дки обрабатываютс  независимо от мантисс. Алгоритм операции нормализации такой же, как и дл  сложени  (вычитани ) чисел . Введение регистров, коммутаторов и новых конструктивных св зей позвол ет значительно повысить гибкость и эффективность работы устройства, которое может быть использовано в качестве операционного или вычислительного блока в процессорах многопроцессорной ЭВМ. Дополнительные св зи и входные шины позвол ют более гибко взаимодействовать процессор между собой, В предлагаемом устройстве можно выполн ть независимо две различные операции, например умножение и сложение, умножение и логические операции, умножение и пересылки. Применение предлагаемого устройства в качестве операционного блока в процессорах многопроцессорной вычислительной системы ПС-2000 позвол ет увеличить скорост вычислений в 3-4 раза. Формула изобретени  1. Вычислительное устройство, содержащее п ть регистров, умножитель, два сумматора, блок анализа знаков, блок нормализации, блок переноса, блок выравнивани  пор дков, блок управлени , причем выходы блока управлени  с первого по п тый соединеиы с управл ющими входами блока вьфавнивани  пор дков, блока переноса, блока нормализации и сумматоров , первый вход блока управлени  соединен с выходом блока анализа знаков, первый инфо мационный вход которого соединен с первым выходом первого регистра, второй выход которого соединен с первым информационным входом умножител , второй информационный . вход которого соеданен с выходом второго регистра, выход блока переноса соединен с первым информационным входом первого сумКгатора, первый выход которого соединен с первым информационным входом блока переноса , второй выход первого сумматора соединен с первой выходной щиной устройства, втора  выходна  шина устройства соединена с выходом второго сумматора и с информационным входом третьего регистра, выход которо|го соединен с информационным входом блока (выравнивани  пор дков, первые информационные входы первого и четвертого, второго и п  того регистров соединены соответственно с первой и второй входными шинами устройства 14 отличающеес  тем, что, с целью повышени  гибкости и эффективности работы устройства, в него введены четыре регистра и семь коммутаторов, причем первый и второй выходы умножител  соединены соответственно с первыми информационными входами шестого и седьмого регистров, первый выход шестого регистра соединен со вторым информационным входом седьмого регистра, выход которого и второй выход шестого регистра соединены соответственно с первым и вторым информационными входа14#и первого коммутатора и со вторым . и третьим информационными входами блока переноса, третий информационный вход первого коммутатора соединен с выходом восьмого.регистра , первыми информационными входами второго и третьего коммутаторов и со вторым 1шформационным входом блока анализа знаков, третий информационный вход которого соединен со вторым информационным входом второго коммутатора, вторым информационным входом второго регистра, выходом дев тот-о регистра и со вторым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом блока нормализации , первый выход которого соединен с первым управл ющим входом четвертого коммутатора, первый информационный вход которого соединен с первой входной иЬшой устройства, второй информационный вход четвертого коммутатора соединен с выходом второго регистра, четвертым информациотшым входом первого комм}ггатора и первым шформа ционным входом п того коммутатора, второй инфсфмационный вход которого соединен со вторым выходом первого регистра и с третьим информационным входом четвертого коммутато ра, п тый вхоп которого соединен с выходом третьего коммутатора, третнйГ н четвертый тформацнонные входь{ которого соединены соответственно с третьей и четвертой вхош{ыми шинами устройства, третий информационный вход п того коммутатора соединен с третьей вхсщной шннс устройства, выходы первого   четвертого кю«м)ггаторов соединены соответственно со вторым и третьим информационными входами первого сумматора, второй выход которого соеданс  с первьпмн информационными вхсщамн восьмого и дев того регистров, вторые пиформацнонные входы которых соединены с п той ВХ01ДНОЙ цшной устройства, выход блока выравнивани  пор дков соединен со вторым входом блока управлени  и с первыми управл ющими входами второго и п того коммутаторов, с первым управл ющим входом первого коммутатора и вторым управл ющим входом четвертого коммутатора, выход п того коммутатора соединен с п тым ннформацтишым входом первого ко1 1мутатора, второй выход блока нормализации соединен со вторым управл ющим входом первого комму татора и с первым информационным входом шестого коммутатора, второй информационный вход которого соединен с выходом п того регистра и с первым информационным входом седьмого коммутатора, второй информационный вход которого соединен с выходом четвер того регистра, третьи информационные входы шестого и седьмого коммутаторов соединены с выходом третьего регистра, информационные входы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестой информационный вход четвертого коммутатора соединен с выходом блока переноса, четвертый информационный вход п того коммутатора соединен с шестой входной шиной устройства, седьма  входна  шина устройства соединена со вторым информационным входом первого регистра, управл юший вход блока анализа знаков соединен с шестым выходом блока утправлени , управл ющие входы первого, второго , третьего, четвертого, п того, восьмого и дев того регистров соединены с седьмым выходом блока управлени , восьмой выход которого соединен с управл ющими входами шестого и седьмого коммутаторов, управл ющий вход умножител  соединен с дев тым вы« ходом блока управлени , дес тый выход которого соединен с первым упра1вл ющим входом шестого регистра и управл ющим входом седьмого регистра, второй управл ющий вход шестого регистра соединен с одиннадцатым выходом блока управлени , двенадцатый выход которого соединен с управл ющим входом третьего коммутатора, третьи управл ющие входы первого и четвертого коммутаторов и вторые управл ющие входы второго и третьего коммутаторов соединены с тринадцатым выходом блока управлени . 2. Устройство по п. 1, о т л и ч а ю щ е е с   тем, что блок управлени  содержит пам ть микрокоманд, регистр микрокоманд, счетчик, генератор импульсов, дешифратор, группы элементов И, триггер, группы регистров , группы элементов ИЛИ, регистры, первый второй, третий и четвертый элементъ И, причем выход пам ти микрокоманд соединен с информационным входом регистра мнкроко манд, управл ющий вход которого соединен с первым выходом генератора импульсов, второй выход которого соединен с первым управ л ющим входом счетчика, второй утфавл ющий вход которого соединен с первым выходом ре гистра микрокоманд, торо выход которого соединен с первым информационным входом счетчика, второй информационный вход которого соединен с первым выходом первого 416 регистра, информационный вход которого соединен с управл ющим входом пам ти микрокоманд и с выходом счетчика, третий управл нтщий вход которого соединен со вторым выхо дом первого регистра и с первыми входами элементов ИЛИ первой группы, вторые входы которых соединены с выходами регистров первой группы, информационные входы которых соединены с первым вьсходом дешифратора, второй выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с третьим выходом генератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешифратора , четвертый выход которого соединен с информационным входом второго регистра, п тый выход дешифратора соединен с информационными входами регистров второй группы , выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторые входы которых соединены с первыми входами элементов ИЛИ третьей группы, с первым входом блока и с информашюнным входом триггера , управл ющий вход которого соединен с п тым выходом генератора импульсов, шестой выход которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственнр с шестым, седьмым, восьмым н дев тым выходами дешифратора, дес тый, одиннадцатый и двенадцатый выходы которогосоединены с информационными входами регистров третьей, четвертой и п той групп, вход дешифратора соединен с третьим выходом регистра микрокоманд, второй вход блока соединен с третьнм информационным входом счетчика, выходы регистров третьей группы соединены со вторыми входами элементов ИЛИ третьей группы, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с шестым, первым, третьнм н вторым выходами блока, выходы элементов ИЛИ первой, второй и третьей групп соеднненьг с четвертым, п тым н тринадцатым выходами блока соответственно, выходы элементов И первой и второй групп соединены с двенадцатым и седьмым выходами блока соответственно , выходы регистров второй, четвертой н п той групп соединены с дес тым, дев тым н восьмым выходами блока соответственно,вых6д триггера соединен с одиннадцатым выходом блока. Источники информации, прин лле во вниманне при экспертизе 1.Вопросы кибернетики. М., 1976, вып. 20, с. 3-16.
2. 2.Engineering Specification N 18947800, 1973, p. 1-67 (прототип).