SU734683A1 - Устройство дл умножени п-разр дных чисел - Google Patents

Description

Изобретение отнаситс  к вычислительной технике и предназначено дл  умножени  двоичных чисел, представленных параллельным кодом, и может быть использовано при построении арифметических устройств специализированных и универсальных ЦВМ. Известны устройства дл  умножени  двоичных чисел, в которых ускорение процесса умножени  достигаетс  за счет выполнени  операции умножени  с запоминанием переносов при одновременной расшифровке одной или нескольких пар разр дов множител  1 и 2. Недостачами устройств умножени  с расшифровкой одной пары разр дов множител   вл ютс  неполна  загрузка (что не позвол ет добитьс  оптимального быстродействи ), значительные затраты оборудовани  и необходимость использовани  сложных узлов вычислительной техники. Наиболее близким по технической сушности к предлагаемому  вл етс  устройство, содержащее сумматор, регистры множимого, множител , переносов, содержашее п частичных произведений, а также логическую схему преобразовани  3. Это устройство обеспечивает выполнение умножени  одновременно на два разр да множител  с запоминанием переносов. Умножение на всю разр дную сетку множител  происходит за п/2 тактов, где п - число разр дов множител , при этом последний такт суммировани  производитс  со всеми сквозными переносами. Недостатком известного устройства  вл етс  то, что в первом и втором тактах не обеспечиваетс  максимальна  загрузка сумматора, и он работает соответственно либо на передачу множимого, либо на суммирование только двух чисел, что ограничивает быстродействие данного устройства. Цель изобретени  - повышение быстродействи  устройства умножени . Цель достигаетс  тем, что в устройство содержаш.ее (п 4-2)-разр дные регистры множимого , множител  и переносов, блока анализа множител , триггер инверсной передачи МНОЖИМОГО, (п 4-4)-разр дный регистр частичных произведений, сумматор, состо щий из (п + 2)-х основных и двух дополнительных разр дов,причем выходы регистра МНОЖИМОГО подключены к первым входам основных разр дов сумматора, выходы суммы которых подключены к входам регистра частотных произведений, выходы переносов j-тых основных разр дов сумматора соединены с (j + 1)-ыми входами регистра переносов (J ), (П4-1)), выход переноса первого дополнительного разр да сумматора соединен с первым входом второго дополнительного разр да сумматора, выход переноса второго дополнительного разр да сумматора соединен с входом первого разр да регистра переносов, выход которого соединен со вторым входом первого дополнительного разр да сумматора, а выходы суммы первого и второго дополнительных разр дов сумматора соединены со старшими разр дами регистра множител , дополнительно содержит п ть элементов ИЛИ, триггер преобразовани  кода, триггер такта , два блока коммутации, два элемента И, элемент И-НЕ, дополнительный разр д в регистре переносов, третий и четвертый дополнительные разр ды в сумматоре и два дополнительных разр да в регистре частичных произведений, при этом выходы суммы третьего и четвертого дополнительных раздов сумматора соединены с входами двух дополнительных разр дов регистра частичных произведений, выход переноса третьего дополнительного разр да сумматора соединен с входом четвертого дополнительного разр да сумматора, выход перноса которого объединен с входом дополнительного разр да регистра переносов, вход (п 4-1)-го разр да регистра переносов соединен с выходом первого элемента И, вход которого соединен с выходом переноса п-го разр да сумматора, выходы первого (п + 2).-го разр дов первого блока коммутации соединены с третьими входами разр дов сумматора, начина  с первого дополнительного разр да , а выходы (п + 3)-го и (п44)-го разр дов первого блока коммутации соединены с входами первого и второго элементов ИЛИ, выходы которых соединены с входами (п+1)-го и п-го разр дов сумматора, вторые входы j основных (j ) и третьего и четвертого дополнительных разр дов сумматора соединены с выходами второго блока коммутации, перва  группа информационных входов которого.соединена с соответствующей группой входов первого блока коммутации и подключена к выходам регистра множимого, а втора  группа (п + 2)-х информационных входов второго блока коммутации соединена с Я-ми выходами (к + 2) основных и выходом дополнительного разр дов регистра переносов, втора  группа информационных входов первого блока коммутации соединена с выходами регистра частичных произведений, первый вход первого дополнительного разр да сумматора соединен с входами первых четырех элементов ИЛИ и первым входом элемента И-НЕ и подключен к выходу блока анализа множител , первые управл ющие входы блоков коммутации соединены с входом блока анализа и с первым выходом триггера такта, второй выход которого подключен ко вторым управл ющим входам блока коммутации, входам второго элемента И и блока анализа, второй выход которого соединен с входами третьего, четвертого и п того элементов ИЛИ и со вторым входом элемента И-НЕ, соединенного своим выходом с входом первого элемента И, третий выход блока анализа соединен с входами

0 третьего элемента ИЛИ и триггера преобразовани  кода, выход которого соединен с входом п того элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом триггера инверсной передачи множимого, выход

5 которого соединен с входом второго элемента И, соединенного своим выходом с входами двух старших разр дов сумматора, выходы четвертого и п того элементов ИЛИ соединены соответственно со входами двух старших и входом третьего дополнительного

0 разр дов сумматора.

На чертеже представлена схема устройства .

Устройство содержит (п +6)-разр дный

J сумматор 1, (n-f 4)-разр дный регистр 2 частичных произведений, (п + 3)-разр дный регистр 3 переносов, (п + 2)- разр дные регистры 4 и 5 множимого и множи1«л ; два блока 6 и 7 коммутации, блок 8 анализа , элемент И 9, элементы ИЛИ 10, 1,

0 12, 13 и 14, элемент И 15, элемент И-НЕ 16, триггер 17 инверсной передачи множимого, триггер 18 преобразовани  кода и триггер

19 такта.

Устройство работает следующим образом .

В исходном состо нии в регистрах 4 и 5 множимого и множител  хран тс  сомножители , триггеры 17, 18 и 19, регистры 2 и 3 обнулены. При этом инверсный выход триггера 19 такта разрешает блоку 8 анализа,

0 а также блокам 6 и 7 коммутации, работу в первом такте. В результате в этом такте три пары младших разр дов с регистра 5 множител  одновременно поступают в блок 8 анализа (на чертеже соответствующа  св зь не показана), который обеспечивает

расшифровку и анализ возможных комбинаций поступающих пар разр дов, а по результатам анализа осуществл етс  управление преобразованием множимого. Затем множимое с регистра 4 поступает на первый

0 вход сумматора через схему логического преобразовани  множимого (на чертеже не показана), начина  с первого основного разр да; на второй вход - через первый сигнальный вход блока 7 коммутации, начина  с третьего дополнительного разр да;

S на третий вход сумматора 1 через первый сигнальный вход блока 6, начина  с первого дополнительного разр да. При этом вид передачи множимого зависит от результата

анализа соответственно третьей, второй и первой пар разр дов множител , осуществл емого в блоке 8 анализа. При комбинаци х любой из трех анализируемых пар разр дов множител  вида 00, 01, 10 множимое передаетс  на сумматор 1 следующим образом; 00 не передаетс , 01 - в пр мом коде, 10 - со сдвигом на один разр д влево. При комбинации же вида 11 множимое передаетс  в сумматор 1 в обратном коде, с дальнейшим преобразованием в дополнительный код. Причем, если перва  пара разр дов множител  11, то дл  преобразовани  множимого, записанного в сумматор 1 по третьему входу, в первый дополнительный разр д сумматора из блока 8 анализа (первый выход) подаетс  сигнал, преобразующий обратный код в дополнительный. Данный сигнал подаетс  также через первые входы элементов ИЛИ 10 и 11 на третьи входы соответственно (п-1)-го и п-го разр дов сумматора 1 и через вход элемента ИЛИ 13 на вторые входы (п + 1)-го и (п + 2)-го разр дов сумматора 1. Если втора  пара разр дов множител  11, то дл  преобразовани  множимого, поступающего на вход сумматора 1, в его третий дополнительный разр д по первому входу из блока 8 анализа (второй выход) через вход элемента ИЛИ 14 подаетс  сигнал, преобразующий обратный код в дополнительный. С того же выхода блока 8 анализа сигнал подаетс  через элемент ИЛИ 13 на вторые входы двух старших разр дов сумматора 1. В случае, если треть  пара разр дов множител , анализируемых в этом первом такте 11, то преобразование множимого в дополнительный ход производитс  в следующем (втором) такте умножени .

Получающа с  в первом также умножени  сумма по mod 2 с выхода сумматора 1 записываетс  в регистр 2 частичных произведений , а поразр дные переносы с выходом переносов того же сумматора 1 - в регистр 3 переносов. Поразр дные переносы , которые образуютс  на выходе первого и третьего дополнительных разр дов сумматора 1, поступают соответственно на первые входы второго и четвертого дополнительных разр дов сумматора 1, т.е. названные разр ды сумматора охвачены попарно сквозным переносом. Перенос же с выхода п-го разр да сумматора 1 записываетс  в (п + 1)-ый разр д регистра 3 переносов через элемент И 9, открываемый нулевым сигналом с выхода элемента И-НЕ 16 при наличии на его входах хот  бы одного нулевого потенциала с выхода блока 8 анализа, т.е. при отсутствии в двух младщих анализируемых парах хот  бы одной комбинации 11. В случае же, если эти две комбинации указанных пар разр дов И, то элемент И-НЕ 16 закрывает схему управлени  переносом 9, обеспечива  тем самым

запись в(п+1)-ый разр д регистра переносов 3 нул  кода.

Таким образом в первом такте получаетс  частичное произведение от умножени  множимого на 6 младщих разр дов множител .

На втором такте триггер 19 определени такта устанавливаетс  в единичное состо ние и сигнал с пр мого выхода этого триггера переводит устройство умножени  в режим работы с анализом одной пары разр 0 дов множител  и запоминанием переносов. Частичное произведение, полученное в первом такте и записанное в регистр 2 поступает через блок 6 коммутации, открытый по первому управл ющему входу сигналом с пр мого выхода триггера 19, на третьи вхо ды (п-2)-х основных и четырех дополнительных разр дов сумматора I. При этом в (п-1)-й.и п-й основные разр ды сумматора произведение передаетс  через входы элементов ИЛИ 10 и 11, на другие входы Q которых поступает нулевой сигнал с первого выхода блока 8 анализа (при работе на втором и последующих тактах на первых двух выходах блока анализа 8 - нулевой потенциал). Записанные в регистр 3 переносы в свою очередь поступают на вторые входы п основных, а также третьего и четвертого дополнительных разр дов сумматора 1, через блок 7 коммутации, открытый по второму управл ющему входу сигналом с пр мого выхода триггера 19 такта. Переg нос из первого разр да регистра 3 поступает непосредственно на второй вход первого дополнительного разр да сумматора 1. На этом же такте осуществл етс  преобразование множимого в дополнительный код в случае, когда комбинаци  третьей пары 5 разр дов множител , анализ которой производилс  в первом такте, 11. При этом из блока 8 анализа (третий выход) единица подаетс  через триггер 18 преобразовани  кода, обнул емый в каждом такте работы устройства умножени , и элемент ИЛИ 14, в третий дополнительный разр д, сумматора 1 по первому входу,обеспечива  преобразование обратного кода в дополнительный. Единица записываетс  также в два старщих разр да сумматора i по третьим входам, что обеспечиваетс  триггером 17 инверсной передачи множимого, в который единица записываетс  через элемент ИЛИ 12, если хот  .бы одна из анализируемых в первом такте пар разр дов множител  - 11. При этом триггер 17 запоминает и обеспечивает передачу единичного сигнала через элемент И 15 в два старщих разр да сумматора 1 во всех последующих тактах независимо от вида передачи множимого на сумматор 1.

55

Claims (3)

1.Дроздов Е. А. Многопрограммные ЦВМ, М., Военное изд-во, 1974.

2.Авторское свидетельство СССР № 281004, кл. G 06 F 7/39, 1969.

3.Авторское свидетельство СССР

№ 357561. кл. Q 06 F 7/39, 1970 (прототип).