SU926654A1

SU926654A1 - Устройство дл логарифмировани массивов двоичных чисел

Info

Publication number: SU926654A1
Application number: SU792896014A
Authority: SU
Inventors: Анатолий Алексеевич Мельник; Николай Вячеславович Черкасский
Original assignee: Львовский Ордена Ленина Политехнический Институт
Priority date: 1979-12-25
Filing date: 1979-12-25
Publication date: 1982-05-07

Description

Изобретение относитс к вычислительной технике и предназначено дл использовани в высокоскоростных универсальных и специализированных вычислительных устройствах, служащих дл обработки больших массивов данных.

Известно цифровое логарифмирующее устройство, содержащее входной регистр, блок вычислени характеристики , сдвигающий регистр, блоквьвделени остатка, результирующий регистр, блок делени , два деаифратора , блок умножени , блок априорной информации, сумматор С11.

Недостатком этого устройства вл етс низкое быстродействие.

Наиболее близким по технической сущности к предлагаемому вл етс цифровое устройство дл логарифмировани двоичных чисел 2, содержащее ре;гистры старших и младашх разр дов аргумента, три блока посто нной пам ти, блок управлени , коммутатор, сумматор, выходной регистр , триггер, сдвигатель, блок управлени сдвигателем. Быстродействие известного устройства не превышает

Т-, 2t(yM+2tebi6+tcAa. где t(y - врем суммировани на

сумматоре;

6bi5 врем выборки из пам ти; tcAB врем сдвига промежуточного результата.

Недостатком известного устрой10 ства вл етс низкое быстродействие при обработке массивов чисел.

Цель изобретени - повышение быстродействи при обработке массивов чисел.

15

Поставленна цель достигаетс тем, что в устройство дл логарифмировани массивов двоичных чисел, содержащее регистры старших и младших разр дов аргумента, три блока, пам ти,

20 блок синхронизации, первый сумматор, выходной регистр, триггер, сдвигатель , блок управлени сдвигателем, причем выход регистра старших разр дов аргумента соединен со входом 25 первого блока пам ти, а выход регистра младших разр дов аргумента соединен со входом второго блока пам ти заход знакового разр да первого сумматора соединен со входом

30 триггера, соединенного выходом с управл юйщм входом блока управлени сдвигателем, дополнительно введены дес ть регистров и второй сумматор причем информационный вход первого регистра соединен с выходом первого блока пам ти, пр мой выход первого регистра соединен с информационным входом второго регистра, инверсный выход первого регистра - с первым входом первого сумматора, второй вход которого соединен с информационным входом третьего регистра и вы ходом четвертого регистра, информационный вход которого соединен с выходом второго блока пам ти, выход первого сумматора соединен с ин формационным входом п того регистра выход которого соединен со входом третьего блока пам ти, выход которо соединен со входом шестого регистра выход которого соединен с информационным входом сдвигател , управл ющий вход которого через седьмой регистр соединен с выходом блока управлени сдвигателем, информационный вход которого соединен с выходом третьего регистра, выход сдви гател соединен с информационным входом восьмого регистра, выход которого соединен с первым входом вто рого суммато за, второй вход которог соединен с .выходом дев того регистра , соединенного входом через дес тый регистр с выходом второго регис ра, выход второго сумматора соедине со входом выходного регистра, управл ющие входы всех регистров и Триггера соединены с выходом блока синхрони э ации. На чертеже представлена блок-схе ма устройства. Устройство содержит регистр 1 ста1Я1Шх разр дов аргумента, регистр 2 младийх разр дов аргумента, блоки 3-5 пам ти, регистры 6-15, сумматоры 16 и 17, триггер 18, блок i9. управлени сдвигателем, сдвигатель 20, выходной регистр 21 и блок 22 синхронизации. Регистры 6-15 предназначены дл кратковременного запоминани резуль татов промежуточных вычислений и дл обеспечени конвейерного способ обработки. Вычисление двоичного логарифма от нормализованного аргумента X ( i i X 1) производитс на основе соотношений (x+х ) eogq,.(l + v .+ ЕГ) и еод, |г еодгг х , где х - число, образованное старшими разр дами аргумента; х - число, образованное младшими разр дами аргумента. Устройство работает следующим образом. В первом такте работы устройства в регистры старших 1 и младших 2 разр дов аргумента поступают соответственно значени х и .Эти числа передаютс соответственно на входы блоков 3 и 4 пам ти, где хран тс таблицы логарифмов старших и младших разр дов аргумента, а с их выходов снимс1ютс значени togqx и соответственно. Во втором такте эти значени записываютс в регистры 6, 7 и поступают на входы сумматора l6, причем содержимое регистра 6 поступает с инверсных его выходов. На выходе суг,рлатора 16 формируетс значение . в третьем такте значение мантиссы, полученное в сумматоре, поступает в регистр 9, а содержимое регистров 6 и 7 - в регистрал 8 и 10 соответственно . Значение знакового разр да сумматора 16 запоминаетс в триггере 18 (знака промежуточного результата). Содержимое регистра 9 передаетс на вход блока 5 пам ти, где хранитс таблица промежуточных преобразований . Этот блок осуществл ет табличное преобразование значени мантиссы в соответствующее значение + 2 где q - такое целое число, что .-К. /. 2 2 Число k при этом удовлетвор ет условию 2k у п-1, где п - число двоичных разр дов аргумента. В том же такте содержимое триггера 18 и регистра .10 поступают на блок 19 управлени .сдвигателем, который представл ет собой комбинационную схему, подсчитывающую число нулевых разр дов слева до первого единичного разр да в регистре 10 и суммирующую это -число со значением триггера 18, что дает значение требуемого числа сдвигов q в сдвигателё 20 дл получени на его выходе значени Bogri {l Ir) из -, поступающего на вход., этого сдвигател значени eogtj(l-t-2 -| ) . В четвертом такте значение регистра 8 переписываетс в регистр 11, значение с -выхода блока 5 пам ти записываетс в регистр 12, а число ч из блока 19 управлени сдвигателем записываетс в регистр 13. В сдвигателё 20 осуществл етс сдвиг на 1 разр дов значени togQ() и на его,,выходе получаетс значение 2ogQ(l+-|r)f что справедливо ввиду выполнени услови дл К, та.к как в этом случае с точностью до 2 выполн етс приближенное равенство .

«09(1+) ( ).

В п том такте образованное на выходе сдвигател 20 число записываетс в регистр 15, а число Eogij x из регистра 11 записываетс в регистр 14. Эти числа поступгиот на сумматор 17, где происх сэдит сложение значений Bogrj U + - ) и togiL х , в ;результате чего в сумматоре 17 образуетс по исходной формуле искомое значение . в шестом такте это значение передаетс на выходной регистр 21 и из него - на выход устройства . Тактовые импульсы, управл ющие работой устройства, генерируют блок 22 синхронизации.

Таким образом, предлагаемое устройство преобразует нормализованное значение аргумента х в значение eog(.

Предлагаемое устройство работает по конвейерному, принципу, позтому в каждом такте в устройство можно вводить новый операнд. При обработк массивов чисел в каждом такте на выходе устройства по вл етс результат вычислени . Длительность такта определ етс задержкой в наиболее медленном узле устройства, которым в данном случае вл етс суглматор. Поэтому при обработке массивов данных быстродействие устройства равно Т tcVM

Формула Изобретени

Устройство дл логарифмирований массивов двоичных чисел, содержащее регистры старших и младших разр5шов аргумента, три блока пам ти, блок синхронизадии, перилй сумматор, выходной регистр, триггер, сдвигателэ блок управлени сдвигателем, пЕжчем выход регистра старших разр дов аргумента соединен со входом первого блока пам ти, а выход регистра младших разр дов аргумента соединен со входом второго блока пам ти, выход

знакового разр да первого сумматора соединен со входом триггера, соединенного выходом с управл ющим входом блока управлени сдвигателем, отличающеес тем, что, с целью повышени быстродействи , в устройство введены дес ть регистров и второй сумматор, причем информационный вход первого регистра соединен с выходом .первого блока пам ти,

0 пр мой выход первого регистра соединен с информационным входом второго регистра, инверсный выход первоI4D регистра - с первым входом п.ер вого с чматора, второй вход которого соединен с информационным входом третьего регистра и выходом четвертого регистра, инфо1 4ационный вход которого соединен с выходом второго блока пам ти, выход первого суьола0 тора соединен с информационным входом п того регистра, выход которого соединен со входе третьего блока пам ти, выход которого соединен со входом шестого регистра, выход ко5 торогчэ соединен с информационным входом сдвигател , управл ющий вход которого через седьмой регистр соединен с выходом блока управлени сдвигателем, информационный вход

- которого соединен с выходом третьего регистра,, выход сдвигател соединен с информационным входс восьмого регистра, выход которого соединен с первым входом второго сумматора, второЛ вход которого сое5 динен с выходом дев того регистра, соело1нениого входсж через дес тый регистр с выходом второго регистра, выход второго cytouiaTopa соединен со входом выходного регистра, управл ющие входы всех регистров и триггера соединены с выходс У1 блока синхронизации .

Источиики информации, S прин тые во внимание при экспертизе

1.Авторское свидетельство СССР 624233, кл. G Об F 15/20, 1978.

2.Авторское свидетельство СССР 593212, кл. G 06 F 7/38 1978 (прототип).

ж

Т

Claims

Формула изобретения

Устройство для логарифмирования массивов двоичных чисел, содержащее регистры старших и младших разрядов аргумента, три блока памяти, блок синхронизации, первый сумматор, выходной регистр, триггер, сдвигателя, блок управления сдвигателем, причем выход регистра старших разрядов аргумента соединен со входом первого блока памяти, а выход регистра младших разрядов аргумента соединен со входом второго блока памяти, выход знакового разряда первого сумматора соединен со входом триггера, соединенного выходом с управляющим входом блока управления сдвигателем, отличающееся тем, что,

5 с целью повышения быстродействия, в устройство введены десять регистров и второй сумматор, причем информационный вход первого регистра соединен с выходом первого блока памяти, Ю прямой выход первого регистра соединен с информационным входом второго регистра, инверсный выход первого регистра - с первым входом п.ер' вого сумматора, второй вход которо15 го соединен с информационным входом третьего регистра и выходом четвертого регистра, информационный вход которого соединен с выходом второго блока памяти, выход первого сумма20 тора соединен с информационным входом пятого регистра, выход которого соединен со входом третьего блока памяти, выход которого соединен со входом шестого регистра, выход ко25 торого соединен с информационным входом сдвигателя, управляющий вход которого через седьмой регистр соединен с выходом блока управления сдвигателем, информационный вход которого соединен с выходом третьего регистра, выход сдвигателя соединен с информационным входом восьмого регистра, выход которого соединен с первым входом второго сумматора, второй вход которого сое35 динен с выходом девятого регистра, соединенного входом через десятый регистр с выходом второго регистра, выход второго сумматора соединен со входом выходного регистра, управ40 ляющие входы всех регистров и триггера соединены с выходом блока синхронизации.