SU1472899A1 - Устройство дл умножени - Google Patents
Устройство дл умножени Download PDFInfo
- Publication number
- SU1472899A1 SU1472899A1 SU874312423A SU4312423A SU1472899A1 SU 1472899 A1 SU1472899 A1 SU 1472899A1 SU 874312423 A SU874312423 A SU 874312423A SU 4312423 A SU4312423 A SU 4312423A SU 1472899 A1 SU1472899 A1 SU 1472899A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- adder
- information
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к области цифровой вычислительной техники и может быть использовано в управл ющих, моделирующих и вычислительных машинах как арифметический расширитель. Цель изобретени - повышение быстродействи - достигаетс введением в устройство дл умножени , содержащее блок управлени , блок управлени первым параллельным сумматором, К N-разр дных вычислительных модулей, каждый из которых содержит первый параллельный сумматор и два регистра, блоков согласовани и управлени вторым параллельным сумматором, а в каждый вычислительный модуль - трех регистров, двух вычитателей и второго параллельного сумматора, что дает возможность организовать умножение знакоразр дных сомножителей способом умножени на два разр да множител с удвоенной точностью. 1 табл., 1 з.п.ф-лы, 3 ил.
Description
1
Изобретение относитс к цифровой вычислительной технике и может быть использовано в управл ющих, моделирующих и вычислительных машинах как арифметический расширитель.
Цель изобретени - повышение быстродействи устройства.
На фиг.1 изображена функциональна схема устройства дл умножени J на фиг.2 - функциональна схема блока согласовани ; на фиг.З - временные диаграммы работы устройства.
Устройство дл умножени (фиг.1) содержит блок 1 управлени , блоки 2 и 3 управлени первым и вторым параллельными сумматорами соответственно блок 4 согласовани и К
n-разр дных вычислительных модулей 5, каждый из которых содержит первый 6 и второй 7 параллельные сумматоры , с первого по п тый регистры 8-12 и первый 13 и второй 14 вычи- татели, первый 15 и второй 16 последовательные входы устройства, управл ющие входы 17 режима работы, 18 синхронизации, 19 останова и 20 запуска устройства, первый 21 и второй 22 информационные входы устройства и первьй 23 и второй 24 информационные выходы устройства.
Блок 4 согласовани (фиг.2) содержит первый 25, второй 26 и третий 27 регистры, первый 28 и второй 29 триггеры, первый 30, второй 31
Ј
vl to
00
со со
и третий 32 сумматоры-вычитатели и двухразр дный последовательный зна- коразр дный сумматор 33
Устройство дл умножени работает следующим образом.
Вначале выбираетс режим работы. При работе в первом режиме производитс умножение двух сомножителей, которые поступают в дополнительном коде в устройство на информационные входы 21 и 22. При работе во втором режиме производитс умножение сомножителе один из которых поступает на информационный вход 22, а второй на последовательные входы 15 и 16 устройства в последовательном знако- разр дном коде. Дл выбора режима на управл ющий вход 17 устройства пода- етс соответствующий сигнал.Работа устройства как в пергом, так и во втором режимах начинаетс с подачи на запускающий вход 20 устройства единичного импульса произвольной дли тельности. При поступленииэтого импульса производитс установка в О регистров 8, 10 и 11 в каждом вычислительном модуле 5, регистров 25,26 ,и 27 и триггеров 28 и 29 блока 4 согласовани . Запись сомножителей в регистры 9 и 12 вычислительных модулей 5 производитс по переднему фронту запускающего импульса. Ввиду того , что вычислени на параллельных сумматорах 6 и 7 производ тс в знакоразр дной системе счислени , поступающие значени операндов в параллельном дополнительном коде при первом режиме функционировани пре- образуютс в параллельный знакораз- р дный код по алгоритму Бутта. Преобразование осуществл етс при помощи монтажного соединени .
При работе в первом режиме в блоке 1 управлени через врем ь, Вырабатываетс сери импульсов с периодом Т , котора поступает на пер
вый и второй синхронизирующие выхоцы блока управлени . При этом
6$ TCMI +тсм г+ТбЧ J Твы4 Ч
Тсм f и Tf д,г - врем срабатывани первого и второго
сумматоров:
Q 5 0 5 0
5
5
0
5
Т БЬ - врем срабатывани блоков управлени первым и вторым параллельными сумматорами .
Таким образом, процесс вычислени осуществл етс следующим образом .
На первом шаге, равном по длительности ьу , производитс умножение множимого на первую старшую цифру множител и сложение с удвоенной величиной числа, хран щегос в регистре 8, которое в данном случае равно нулю. В регистр 8 поступает результат с второго сумматора 7, в котором также происходит сложение сдвинутого результата после первого сумматора и произведени множимого на вторую старшую цифру сомножител . Работа сумматоров осуществл етс под управлением блоков 2 и 3 управлени первым и вторым параллельным сумматорами . На выходах этих блоков формируютс сигналы, приведенные в таблице.
С по влением первого импульса из синхронизирующей серии в регистре 8 записываетс первое значение частичного произведени . Затем процесс повтор етс „
После каждой вычислительной итерации с выхода старшего разр да регистра 8 полученное значение поступает в блок 4 согласовани , где совместно со значени ми положительного и отрицательного переносов и старшего разр да первого 6 и второго 7 параллельных сумматоров осуществл етс операци свертки при помощи двухразр дного последовательного зна- коразр дного сумматора 33. После четырех тактов на последовательных выходах блока 4 формируютс две старшие цифры результата, которые поступают в регистры 10 и 11 первого вычислительного модул 5(1), причем в первый из них поступают четные разр ды результата , а во второй - нечетные. По прошествии К шагов, где К п/2 (п - разр дность операндов), в регистрах 10 и 11 вычислительных модулей 5 формируютс результаты А2, А4,..., (дл четных разр дов) и А(, А,... ,,., (дл нечетных разр дов). Преобразование избыточного кода в дополнительный осуществл етс путем выполнени операции на вы
5
читателе 14 вычислительного модул 5 (1) и сумматорах-вычитател х 31 и 32 блока 4 согласовани . Причем дл получени дополнительного кода на выходе сумматора-вычитател 31 блока 4 согласовани осуществл етс предварительное суммирование на сум маторе-вычитателе 30 сгруппированны с соответствующими весами как положительных , так и отрицательных цифр с учетом формировани возможных при этом переносов. Таким образом, после всех итераций в блоке 1 управлени формируетс сигнал, запрещающий формирование синхронизирующих импульсов. На информационных выходах 23 и 24 устройства формируетс результат умножени с удвоенной точностью .
Работа во второе режиме происход под внешним управлением, а процесс вычислени аналогичен процессу при первом режиме. Управление прекращением подачи внешней синхросерии осуществл етс сигналом останова в блоке управлени .
Claims (1)
1. Устройство дл умножени , содержащее блок управлени , блок управлени первым параллельным сумматором , К n-разр дных вычислительных модулей, каждый из которых содержит первый параллельный сумматор и первый и второй регистры, причем выходы первого и второго регистров в каждом i-м вычислительном модуле (i 1,..., К) соединены соответственно с первым и вторым информационными входами первого параллельного сумматора, вход положительных и отрицательных переносов первого параллельного сумматора j-ro вычислительного модул соединен с выходом положительных и отрицательных переносов первого параллельного сумматора (j+1)-ro вычислительного модул (j 1,..., К-1), управл ющий вход первого параллельного сумматора 1-го вычислительного модул соединен с выходом блока управлени первым параллельным сумматором, первый вход которого соединен с первым входом блока управлени и входом режима работы устройства, первый последовательный вход которого соединен с вторым входом блока управле0
5
0
ни первым параллельным сумматором, вход синхронизации устройства соединен с вторым входом блока -управлени , первый выход которого соединен с выходом останова устройства, первый выход синхронизации блока управлени соединен с входом синхронизации первого регистра каждого i- го вычислительного модул , вход сброса которого соединен с вторым выходом блока управлени , третий вход которого соединен с входом запуска устройства и управл ющим входом второго регистра каждого 1-го вычислительного модул , информационный вход которого соединен с первым информационным входом устройства, отличающеес тем, что, с целью повышени быстродействи , в него введены блок согласовани , блок управлени вторым параллельным сумматором, а в каждый i-й вычислительный модуль - третий, четвертый и п тый ре5 гистры, два вычислител и второй параллельный сумматор, причем в каждом iм вычислительном модуле первый и второй информационные входы второго параллельного сумматора соединены
0 соответственно с выходами первого параллельного сумматора и второго регистра, выход второго параллельного сумматора соединен с информационным входом первого регистра,
g выход которого соединен с информационным входом первого вычитател , первые выходы третьего и четвертого регистров соединены с информационными входами второго вычитател , выход
о первого вычитател каждого 1-го вычислительного модул соединен с первым и вторым параллельными выходами блока согласовани и первым информационным выходом устройства, второй
5 информационный выход которого соединен с выходом второго вычитател каждого 1-го вычислительного модул ,
первый и второй последовательные вы- i ходы блока согласовани соединены
0 -соответственно с информационными входами третьего и четвертого регистров первого вычислительного модул , вторые выходы третьего и четвертого регистров j-ro вычислительг5 кого модул соединены соответственно с информационными входами третьего и четвертого регистров (j+1)-ro вычислительного модул , первый выход синхронизации блока управлени соединен с первым входом синхронизации блока согласовани , второй вход синхронизации которого соединен с вторым выходом синхронизации блока управлени и входами синхронизации третьего, четвертого и п того регистров каждого 1-го вычислительного модул , второй выход блока управлени соединен с входами сброса блока согласовани и третьего и четвертого регистров каждого 1-го вычислительного модул , первьй вход блока управлени вторым сумматором соединен с входом режима работы устройства , второй последовательньй вход которого соединен с вторым входом блока управлени вторым параллельным сумматором, выход которого соединен с управл ющим входом второго параллельного сумматора каждого 1-го вычислительного ..одул , вход положительного и отрицательного переносов второго параллельного сумматора j-го вычислительного модул соединен с выходом положительного и отрицательного переносов второго параллельного сумматора (j+1)-ro вычислительного модул , выходы положительного и отрицательного перено-- сов первого и второго параллельных сумматоров первого вычислительного модул соединены соответственно с первым и вторым входами положительного и отрицательного переносов блока согласовани , вход запуска устройства соединен с управл ющим входом п того регистра каждого 1-го вычислительного модул , первьй информационный вход которого соединен с вторым информационным входом уст-1- ройства, третий информационный выхо которого соединен с первым последовательным выходом п того регистра первого вычислительного модул , второй и третий последовательный выход старших разр дов которого соединены соответственно с третьими входами блоков управлени первым и вторым параллельными сумматорами, второй информационный вход п того регистра j-ro вычислительного модул соединен с третьим последовательным выходом п того регистра (j+1)ro вычислительного модул , выход старшего разр да первого регистра первого вычислительного модул соединен с информационным последовательным входом блока согласовани .
0
5
0
5
0
5
0
5
0
5
2, Устройство по п. 1, отличающеес тем, что блок согласовани содержит три регистра, два триггера, три сумматора-вычита- тел и двухразр дньй последовательный знакоразр дный сумматор, первьй вход которого соединен с информационным последовательным входом блока, первьй вход положительного и отрицательного переносов которого соединен с первым информационным входом первого регистра, второй информаци- онньй вход которого соединен с вторым входом положительного и отрицательного переносов блока и вторым входом двухразр дного последовательного знакоразр дного сумматора,третий и четвертый входы которого соединены соответственно с первым и вторым выходами первого регистра и первым и вторым входами первого сум- матора-вычитател , разр дные выходы двухразр дного последовательного знакоразр дного сумматора соединены с входами соответствующих разр дов второго регистра, выходы первого, второго и третьего разр дов которого соединены соответственно с входами первого, второго и третьего разр дов третьего регистра, вход четвертого разр да которого соединен с выходом первого триггера, информационный вход которого соединен с выходом четвертого разр да второго регистра, выход которого соединен с выходами переноса и четвертого разр да первого сумматора-вычитател и первым входом второго сумматора-вычитател , второй вход которого соединен с выходами первого, второго и третьего разр дов первого сумматора- вычитател , а выход - с вторым параллельным выходом блока, первьй параллельный выход которого соединен с выходом третьего сумматора- вычитател , первьй вход которого соединен с четвертым выходом третьего регистра и выходом второго разр да второго регистра, выходы первого и третьего разр дов которого соединены с вторым входом третьего сумматора-вычитател , первьй и второй выходы третьего регистра соединены с первым последовательным выходом блока,второй последовательньй выход блока соединен с третьим и четвертым выходами третьего регистра, синхровход которого соединен с синхровходом первого триггера и вторым входом синхронизации блока, вход сброса которого соединен с входами сброса первого, второго и третьего регистров и первого и второго триггеров , первый вход синхронизации блока соединен с синхровходами первого и второго регистров и второго триггера, информационный вход которого соединен с выходом значени промежуточного результата двухразр дного последовательного -знакораз- р дного сумматора, вход значени промежуточного результата которого соединен с выходом второго триггера и первым входом первого сумматора-вы- читател .
Фм.1
26
27
J
Т
32
-
50
3
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874312423A SU1472899A1 (ru) | 1987-08-19 | 1987-08-19 | Устройство дл умножени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874312423A SU1472899A1 (ru) | 1987-08-19 | 1987-08-19 | Устройство дл умножени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1472899A1 true SU1472899A1 (ru) | 1989-04-15 |
Family
ID=21330179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874312423A SU1472899A1 (ru) | 1987-08-19 | 1987-08-19 | Устройство дл умножени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1472899A1 (ru) |
-
1987
- 1987-08-19 SU SU874312423A patent/SU1472899A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1005035, кл. G 06 F 7/49, 1981. Авторское свидетельство СССР № 12560316, кл, G 06 F 7/49, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4769780A (en) | High speed multiplier | |
SU1472899A1 (ru) | Устройство дл умножени | |
US3311739A (en) | Accumulative multiplier | |
SU1605254A1 (ru) | Устройство дл выполнени быстрого преобразовани Уолша-Адамара | |
SU1517026A1 (ru) | Устройство дл делени | |
JPS6259828B2 (ru) | ||
SU1388848A1 (ru) | Устройство дл вычислени функций | |
JP2608090B2 (ja) | 高基数非回復型除算装置 | |
SU734683A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU1548785A1 (ru) | Мультиконвейерное вычислительное устройство | |
SU1427362A1 (ru) | Устройство дл вычислени тригонометрических функций | |
SU1432510A1 (ru) | Вычислительное устройство | |
SU783791A1 (ru) | Устройство дл умножени многочленов | |
SU1615706A1 (ru) | Устройство дл умножени | |
SU711570A1 (ru) | Арифметическое устройство | |
SU603989A1 (ru) | Устройство дл умножени | |
SU1027722A1 (ru) | Конвейерное устройство дл вычислени логарифмической и экспоненциальной функций | |
RU2022339C1 (ru) | Множительное устройство | |
SU1196856A1 (ru) | Вычислительное устройство | |
SU1562906A1 (ru) | Множительно-делительное арифметическое устройство | |
SU547763A1 (ru) | Устройство дл преобразовани двоичного кода в двоично-дес тичный | |
SU1003080A1 (ru) | Конвейерное устройство дл вычислени функций синуса и косинуса | |
SU1746379A1 (ru) | Устройство дл делени чисел на константу 2 @ + 1 | |
SU1756897A1 (ru) | Микропроцессор | |
SU911522A1 (ru) | Цифровой функциональный преобразователь |