SU547763A1 - Устройство дл преобразовани двоичного кода в двоично-дес тичный - Google Patents

Устройство дл преобразовани двоичного кода в двоично-дес тичный

Info

Publication number
SU547763A1
SU547763A1 SU2067207A SU2067207A SU547763A1 SU 547763 A1 SU547763 A1 SU 547763A1 SU 2067207 A SU2067207 A SU 2067207A SU 2067207 A SU2067207 A SU 2067207A SU 547763 A1 SU547763 A1 SU 547763A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
input
output
binary
decimal
Prior art date
Application number
SU2067207A
Other languages
English (en)
Inventor
Леонид Самойлович Берштейн
Вячеслав Филиппович Гузик
Светлана Францевна Костина
Владимир Владимирович Лисуненко
Original Assignee
Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Таганрогский радиотехнический институт им.В.Д.Калмыкова filed Critical Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority to SU2067207A priority Critical patent/SU547763A1/ru
Application granted granted Critical
Publication of SU547763A1 publication Critical patent/SU547763A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ той и не может преобразовывать числа с плавающей зап той. Целью изобретени   вл етс  расширение класса решаемых задач, заключаюшеес  в возможности преобразовани  двоичного кода , представленного в форме с плаваюш.ей зап той, в двоично-дес тичный . Это достигаетс  тем, что устройство дополнительно содержит блок местного управлени , блок пор дков и корректирующих коэффициентов, регистр множимого, регистр множител , четвертый и п тый элемен ты И, причем первый выход блока местного управлени  соединен с первыми входами чет вертого и п того элементов И, выходы кото рых подключены к вторым входам первого и второго элементов ИЛИ соответственно, вто рой вход четвертого элемента И соединен с выходом последовательного сумматора, второй вход п того элемента И соединен с вых дом регистра множимого, а третий - с выходом регистра множител , вход которого соединен с первым выходом блока пор дков и корректирующих коэффициентов, второй вы ход и вход которого подключены соответств но к второй выход11ой шине и первой входной шине, втора  входна  шина соединена с входом регистра множимого, второй выход блока местного управлени  соединен с входом распределител  импульсов, вторым входом первого элемента И и третьим входом второго элемента И. Математическое обоснование работы уст ройства следующее. Любое число в нормальной форме записы ваетс  следующим образом: Y2 У,-2 - в двоичной системе счислени , YJ V|g-IO - в дес тичной системе счислени , где у,,, П1 - соответственно значени  мантиссы и пор дка числа у в двоичной системе счислени , У|д,р - соответственно значени  мантисВ дес тичной систе сы и пор дка числа счислени . то У,,-|0 Так как Yj, а 1 куда получаем выражение, которое положено в основу работы устройства: 2т V V ч,- V k - V 0 2. а г - корректирующий коэффициент двоичаюй мшiтиccы; V. - скоректированна  мантисса двоичного кода, умноженна  на величину К в двоичном коде. Поправочный коэффициент  вл етс  измен ющейс  величиной и рассчитываетс  за ранее дл  заданного диапазона преобразуемых чисел. После коррекций мантисса У„ может быть преобразована в двоично-дес тичный код с помощью известного алгоритма, как обычна  правильна  дробь, методом умно- J в двоичном коде. жени  на На чертеже изображена функциональна  схема предлагаемого устройства. В состав устройства вход т блок 1 местного управлени , блок 2 пор дков и корректирующих коэффициентов, распределитель 3импульсов, регистр 4 множимого, регистр 5 множител , элемент И 6, элемент задержки 7, элемент ИЛИ 8, элемент И 9, последовательный сумматор 10, элемент И 11, элемент И 12, элемент И 13, элемент ИЛИ 14, регистр 15 произведени . Выход элемента И 13 и выход блока 2 пор дков и корректирующих коэффициентов  вл ютс  соответственно первым и вторым выходом схемы. Вход регистра 4 множимого и вход блока 2 пор дков и коэффициентов  вл етс  соответственно первым и вторым входом схемы. Выходы блока 1 местного управлени  соединены со входами элементов И6, 11, 9, и12и распределител  3 импульсов, выходы которого соединены с другими входами элементов И 12 и 13. Выходы блока 2 пор дков и корректирующих коэффициентов соединены с шиной вывода двоично-дес тичного пор.вдка и входом регистра 5 множител , выход которого совместно с выходом регистра 4 соединены со входами элемента И 6, выход последнего совместно с выходом элемента И 9 через элемент ИЛИ 8 соединен со входом последовательного сумматора 10, выход которого соединен со входами элементов И 11, 12, и 13. Выходы элементов И 11 и 12 через элемент ИЛИ 14 соединены со входом регистра 15 произведени , выход которого через элемент 7 задержки соединен с другим входом последовательного сумматора 10 и со входом элемента И 9. Входы блока 2 пор дков и корректирующих коэффициентов и регистра 4множимого соединены с шинами ввода пор дков и мантиссы двоичного кода соответственшо . Выход схемы И 13 соединен с шиной вывода двоично-дес тичного кода мантиссы . Устройство работает следующим образом. В исходном состо нии регистры 4 множимого , 5 множител  и 15 произведени  сбрасываютс  в нулевое положение. По вводным Щ1шам в регистр 4 множимого и в блок 2 пор дков и корректирующих коэффициентов заноситс  двоичный пр мой код мантиссы и пор дка преобразуемого числа соответственно . В блоке 2 пор дков и корректирующих коэффициентов выбираютс  двоично-дес тичный пор док числа, который поступает на входную шину, и корректирующий коэффициен который вноситс  в регистр 5 множител . В блоке 1 местного управлени  вырабатываетс  сигнал умножени  на корректирующий коэффициент, который открывает элементы И 6 и 11. В устройстве формируетс  схема умножени  последовательного действи , состо ща  из регистров 4 множимого и 5 множител , эелементов И б, ИЛИ 8 последовательного сумматора 10, элементов И 11 и ИЛИ 14, регистров 15 произведени  и элемента 7 задержки. Длина регистра 4 множимого равна (2,+1 разр дов, регистра 5 множител  - п. разр дов , регистра 15 произведени  - () разр дов и элемента 7 задержки - 2 разр да. Сдвиг информации в регистрах 4 множимого и 15 произведени  осуществл ет с  от тактирующей серии импульсов; а регистра 5 множител  на один разр д в каждо цикле. Код регистра 4 множимого, задержа ный в каждом цикле на один разр д, в зави симости от СОСТ05ШИЯ ( О или 1) старщега разр да регистра 5 множител , поступает через элементы И 11 и ИЛИ 14 в регистр 15 произведени . В следующем цикле сдвинутый на один разр д относительно предыдущего цикла код регистра 4 множимого так же в зависимости от нового состо ни  старщего разр да регистра 5 множител  поступает на вход сумматора 10, на другой вход которого пос тупает значение суммы предыдущего цикла. Полученна  сумма вновь записываетс  в регистр 15 произведени  Сигнал y шoжeни  из блока 1 местного управлени  имеет длительность и циклов . За это врем  происходит умножение двоичной мантиссы, записанной в регистр 4 множимого, на поправочный коэффициент, записанный в регистр 5 множи а полученное значение произведени  тел , v хранитс  в регистре 15 произведени  В С П + 1) цикле в блоке 1 местного управлени  прекращаетс  сигнал умножение и вырабатываетс  сигнал преобразование, по которому открываютс  управл ющие входы элементов И 9 и 12. Полученное значение произведени  V из регистра 15 произведени  поступает на входы сумматора 10 двум  пут ми - через элемент 7 задержки и без задержки через элементы И 9 и ИЛИ 8 . Таким образом сумматором 1О производитс  сложение одного и того же числа, но со сдвигом одного относительно другого на два разр да, что эквивалентно умножению его на О,1О10. В результате на выходе сумматора получаетс  перва  тетрада числа в двоичнодес тичном коде, котора  по сигналу распределител  3 импульсов поступает через элемент И 13 на выходную щину. Остаток числа через элементы И 12 и ИЛИ 14 записываетс  в регистр 15 произведени , из которого он вновь поступает на входы сумматора 10 по тем же пут м, что и у происходит выделение 2-й тетрады и нового остатка. Таким образом процесс продолжаетс  до выделени  требуемого количества тетрад. В современных вычислительных средствах все подготовительные операции (ввод, вывод, передача информации по каналам св зи , преобразование информации и т. п.) вы- полн ютс  с использованием арифметического устройства, что резко снижает общую производительность мащины при рещении основных задач. При преобразовании чисел с плавающей зап той програмк-шым способом врем  выполнени  преобразовани , занимаемое в арифметическом устройстве, еще более возрастает, так как необходимо выполн ть длительные операции улшожени  на поправочные коэффициенты . Предлагаемое устройство позвол ет полностью освободить арифметическое устройство дл  производительной вычислительной работы , что приводит к существенной экономии машинного времени, которое можно оценить следующим образом. Если обрабатываетс  Ы чисел, то лчАш - N -т , ,--(h4-ELk)-t i врем  выполнени  операции умноТ - врем  преобразовани  К двоичнодес тичных тетрад; Ti П - число двоичных разр дов мш тиссы преобразуемого числа; t - врем  одного цикла обращени  сдвигающегх ) регистра. где И - число двоично-дес тичных тетрад. Таким образом, например, при f 11 24, k 7, N 100, TMAU. OS которые освобождаютс  в арифметическом устройстве дл  производительной работы. Кроме того, предлагаемое устройство оперирует с числами, представленными в форме с плавающей зап той, что существено расшир ет диапазон решаемых задач .
SU2067207A 1974-09-13 1974-09-13 Устройство дл преобразовани двоичного кода в двоично-дес тичный SU547763A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU2067207A SU547763A1 (ru) 1974-09-13 1974-09-13 Устройство дл преобразовани двоичного кода в двоично-дес тичный

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU2067207A SU547763A1 (ru) 1974-09-13 1974-09-13 Устройство дл преобразовани двоичного кода в двоично-дес тичный

Publications (1)

Publication Number Publication Date
SU547763A1 true SU547763A1 (ru) 1977-02-25

Family

ID=20598310

Family Applications (1)

Application Number Title Priority Date Filing Date
SU2067207A SU547763A1 (ru) 1974-09-13 1974-09-13 Устройство дл преобразовани двоичного кода в двоично-дес тичный

Country Status (1)

Country Link
SU (1) SU547763A1 (ru)

Similar Documents

Publication Publication Date Title
US4225933A (en) Exponential function computing apparatus
SU547763A1 (ru) Устройство дл преобразовани двоичного кода в двоично-дес тичный
JPH0831024B2 (ja) 演算プロセッサ
SU960805A1 (ru) Устройство дл умножени
RU2797164C1 (ru) Конвейерный умножитель по модулю
SU651341A1 (ru) Устройство дл умножени
SU650072A1 (ru) Арифметическое устройство
SU1442987A1 (ru) Устройство дл умножени на коэффициенты
SU744563A1 (ru) Устройство дл умножени
SU873148A1 (ru) Цифровой гармонический анализатор
SU849205A1 (ru) Конвейерное устройство дл выполне-Ни АРифМЕТичЕСКиХ ОпЕРАций НАдМНОжЕСТВОМ чиСЕл
SU1410024A1 (ru) Устройство дл умножени
SU1667061A1 (ru) Устройство дл умножени
KR100386979B1 (ko) 갈로아체상에서 비트 직렬 승산기의 병렬화 방법 및 이를이용한 직병렬 승산기
SU388278A1 (ru) Интегратор для параллельной цифровой интегрирующей машины с электронной коммутацией
SU1515162A2 (ru) Интегроарифметическое устройство
SU553614A1 (ru) Множительно-делительное устройство
SU734669A1 (ru) Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные
SU868751A1 (ru) Устройство дл умножени
SU608157A1 (ru) Устройство дл умножени
SU1185328A1 (ru) Устройство дл умножени
SU813418A1 (ru) Устройство дл умножени двоичныхчиСЕл B дОпОлНиТЕльНыХ КОдАХ
RU2248094C2 (ru) Устройство преобразования из десятичной системы счисления в двоичную
SU1357947A1 (ru) Устройство дл делени
SU985783A1 (ru) Устройство дл умножени п-разр дных чисел