(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ той и не может преобразовывать числа с плавающей зап той. Целью изобретени вл етс расширение класса решаемых задач, заключаюшеес в возможности преобразовани двоичного кода , представленного в форме с плаваюш.ей зап той, в двоично-дес тичный . Это достигаетс тем, что устройство дополнительно содержит блок местного управлени , блок пор дков и корректирующих коэффициентов, регистр множимого, регистр множител , четвертый и п тый элемен ты И, причем первый выход блока местного управлени соединен с первыми входами чет вертого и п того элементов И, выходы кото рых подключены к вторым входам первого и второго элементов ИЛИ соответственно, вто рой вход четвертого элемента И соединен с выходом последовательного сумматора, второй вход п того элемента И соединен с вых дом регистра множимого, а третий - с выходом регистра множител , вход которого соединен с первым выходом блока пор дков и корректирующих коэффициентов, второй вы ход и вход которого подключены соответств но к второй выход11ой шине и первой входной шине, втора входна шина соединена с входом регистра множимого, второй выход блока местного управлени соединен с входом распределител импульсов, вторым входом первого элемента И и третьим входом второго элемента И. Математическое обоснование работы уст ройства следующее. Любое число в нормальной форме записы ваетс следующим образом: Y2 У,-2 - в двоичной системе счислени , YJ V|g-IO - в дес тичной системе счислени , где у,,, П1 - соответственно значени мантиссы и пор дка числа у в двоичной системе счислени , У|д,р - соответственно значени мантисВ дес тичной систе сы и пор дка числа счислени . то У,,-|0 Так как Yj, а 1 куда получаем выражение, которое положено в основу работы устройства: 2т V V ч,- V k - V 0 2. а г - корректирующий коэффициент двоичаюй мшiтиccы; V. - скоректированна мантисса двоичного кода, умноженна на величину К в двоичном коде. Поправочный коэффициент вл етс измен ющейс величиной и рассчитываетс за ранее дл заданного диапазона преобразуемых чисел. После коррекций мантисса У„ может быть преобразована в двоично-дес тичный код с помощью известного алгоритма, как обычна правильна дробь, методом умно- J в двоичном коде. жени на На чертеже изображена функциональна схема предлагаемого устройства. В состав устройства вход т блок 1 местного управлени , блок 2 пор дков и корректирующих коэффициентов, распределитель 3импульсов, регистр 4 множимого, регистр 5 множител , элемент И 6, элемент задержки 7, элемент ИЛИ 8, элемент И 9, последовательный сумматор 10, элемент И 11, элемент И 12, элемент И 13, элемент ИЛИ 14, регистр 15 произведени . Выход элемента И 13 и выход блока 2 пор дков и корректирующих коэффициентов вл ютс соответственно первым и вторым выходом схемы. Вход регистра 4 множимого и вход блока 2 пор дков и коэффициентов вл етс соответственно первым и вторым входом схемы. Выходы блока 1 местного управлени соединены со входами элементов И6, 11, 9, и12и распределител 3 импульсов, выходы которого соединены с другими входами элементов И 12 и 13. Выходы блока 2 пор дков и корректирующих коэффициентов соединены с шиной вывода двоично-дес тичного пор.вдка и входом регистра 5 множител , выход которого совместно с выходом регистра 4 соединены со входами элемента И 6, выход последнего совместно с выходом элемента И 9 через элемент ИЛИ 8 соединен со входом последовательного сумматора 10, выход которого соединен со входами элементов И 11, 12, и 13. Выходы элементов И 11 и 12 через элемент ИЛИ 14 соединены со входом регистра 15 произведени , выход которого через элемент 7 задержки соединен с другим входом последовательного сумматора 10 и со входом элемента И 9. Входы блока 2 пор дков и корректирующих коэффициентов и регистра 4множимого соединены с шинами ввода пор дков и мантиссы двоичного кода соответственшо . Выход схемы И 13 соединен с шиной вывода двоично-дес тичного кода мантиссы . Устройство работает следующим образом. В исходном состо нии регистры 4 множимого , 5 множител и 15 произведени сбрасываютс в нулевое положение. По вводным Щ1шам в регистр 4 множимого и в блок 2 пор дков и корректирующих коэффициентов заноситс двоичный пр мой код мантиссы и пор дка преобразуемого числа соответственно . В блоке 2 пор дков и корректирующих коэффициентов выбираютс двоично-дес тичный пор док числа, который поступает на входную шину, и корректирующий коэффициен который вноситс в регистр 5 множител . В блоке 1 местного управлени вырабатываетс сигнал умножени на корректирующий коэффициент, который открывает элементы И 6 и 11. В устройстве формируетс схема умножени последовательного действи , состо ща из регистров 4 множимого и 5 множител , эелементов И б, ИЛИ 8 последовательного сумматора 10, элементов И 11 и ИЛИ 14, регистров 15 произведени и элемента 7 задержки. Длина регистра 4 множимого равна (2,+1 разр дов, регистра 5 множител - п. разр дов , регистра 15 произведени - () разр дов и элемента 7 задержки - 2 разр да. Сдвиг информации в регистрах 4 множимого и 15 произведени осуществл ет с от тактирующей серии импульсов; а регистра 5 множител на один разр д в каждо цикле. Код регистра 4 множимого, задержа ный в каждом цикле на один разр д, в зави симости от СОСТ05ШИЯ ( О или 1) старщега разр да регистра 5 множител , поступает через элементы И 11 и ИЛИ 14 в регистр 15 произведени . В следующем цикле сдвинутый на один разр д относительно предыдущего цикла код регистра 4 множимого так же в зависимости от нового состо ни старщего разр да регистра 5 множител поступает на вход сумматора 10, на другой вход которого пос тупает значение суммы предыдущего цикла. Полученна сумма вновь записываетс в регистр 15 произведени Сигнал y шoжeни из блока 1 местного управлени имеет длительность и циклов . За это врем происходит умножение двоичной мантиссы, записанной в регистр 4 множимого, на поправочный коэффициент, записанный в регистр 5 множи а полученное значение произведени тел , v хранитс в регистре 15 произведени В С П + 1) цикле в блоке 1 местного управлени прекращаетс сигнал умножение и вырабатываетс сигнал преобразование, по которому открываютс управл ющие входы элементов И 9 и 12. Полученное значение произведени V из регистра 15 произведени поступает на входы сумматора 10 двум пут ми - через элемент 7 задержки и без задержки через элементы И 9 и ИЛИ 8 . Таким образом сумматором 1О производитс сложение одного и того же числа, но со сдвигом одного относительно другого на два разр да, что эквивалентно умножению его на О,1О10. В результате на выходе сумматора получаетс перва тетрада числа в двоичнодес тичном коде, котора по сигналу распределител 3 импульсов поступает через элемент И 13 на выходную щину. Остаток числа через элементы И 12 и ИЛИ 14 записываетс в регистр 15 произведени , из которого он вновь поступает на входы сумматора 10 по тем же пут м, что и у происходит выделение 2-й тетрады и нового остатка. Таким образом процесс продолжаетс до выделени требуемого количества тетрад. В современных вычислительных средствах все подготовительные операции (ввод, вывод, передача информации по каналам св зи , преобразование информации и т. п.) вы- полн ютс с использованием арифметического устройства, что резко снижает общую производительность мащины при рещении основных задач. При преобразовании чисел с плавающей зап той програмк-шым способом врем выполнени преобразовани , занимаемое в арифметическом устройстве, еще более возрастает, так как необходимо выполн ть длительные операции улшожени на поправочные коэффициенты . Предлагаемое устройство позвол ет полностью освободить арифметическое устройство дл производительной вычислительной работы , что приводит к существенной экономии машинного времени, которое можно оценить следующим образом. Если обрабатываетс Ы чисел, то лчАш - N -т , ,--(h4-ELk)-t i врем выполнени операции умноТ - врем преобразовани К двоичнодес тичных тетрад; Ti П - число двоичных разр дов мш тиссы преобразуемого числа; t - врем одного цикла обращени сдвигающегх ) регистра. где И - число двоично-дес тичных тетрад. Таким образом, например, при f 11 24, k 7, N 100, TMAU. OS которые освобождаютс в арифметическом устройстве дл производительной работы. Кроме того, предлагаемое устройство оперирует с числами, представленными в форме с плавающей зап той, что существено расшир ет диапазон решаемых задач .(54) A DEVICE FOR CONVERSING A BINARY CODE TO A BINARY DECIMAL one and cannot convert floating point numbers. The aim of the invention is the extension of the class of tasks to be solved, which consists in the possibility of converting a binary code, represented in floating-point form, into binary-decimal. This is achieved in that the device additionally contains a local control block, a block of orders and correction factors, a multiplicative register, a multiplier register, the fourth and fifth AND elements, the first output of the local control block being connected to the first inputs of the fourth and fifth AND elements whose outputs are connected to the second inputs of the first and second elements OR, respectively, the second input of the fourth element I is connected to the output of the series adder, the second input of the fifth element I is connected to the output of the register of the multiple and the third with the output of the multiplier register, whose input is connected to the first output of the block of orders and correction factors, the second output and input of which are connected to the second output bus and the first input bus, the second input bus is connected to the input of the multiplicand register, The second output of the local control unit is connected to the input of the pulse distributor, the second input of the first element AND and the third input of the second element I. The mathematical justification for the operation of the device is as follows. Any number in the normal form is written as follows: Y2 Y, -2 in the binary number system, YJ V | g-IO in the decimal number system, where y ,,,, P1 are the mantissa values and the order of the number in the binary number system, Y | d, p are, respectively, the values of the Mantis of the decimal system and the order of the number number. then Y ,, - | 0 Since Yj, and 1 where we get the expression that underlies the operation of the device: 2t V V h, - V k - V 0 2. and d is the correction factor of the binary mass; V. - corrected binary code mantissa multiplied by the value of K in binary code. The correction factor is a variable value and is calculated previously for a given range of convertible numbers. After the correction of the mantissa, Vn can be converted into a binary-decimal code using a well-known algorithm, as a regular fraction is usual, by the method of intelligent J in binary code. Fig. 1 shows a functional diagram of the proposed device. The device includes a local control unit 1, a unit of 2 orders and correction factors, a distributor of 3 pulses, a multiplier register 4, a multiplier register 5, an AND 6 element, a delay element 7, an OR element 8, an AND 9 element, a series adder 10, an element And 11, the element And 12, the element And 13, the element OR 14, the register 15 works. The output of the And 13 element and the output of the 2 order and correction coefficient block are respectively the first and second output of the circuit. The input of register 4 of the multiplicand and the input of the block of 2 orders and coefficients are, respectively, the first and second inputs of the circuit. The outputs of local control unit 1 are connected to the inputs of elements I6, 11, 9, and 12 and the distributor of 3 pulses, the outputs of which are connected to other inputs of elements 12 and 13. The outputs of block 2 are of order and correction coefficients connected to the output bus of binary decimal pores. vdka and the input of the register 5 multiplier, the output of which together with the output of the register 4 is connected to the inputs of the element And 6, the output of the latter together with the output of the element And 9 through the element OR 8 is connected to the input of the serial adder 10, the output of which is connected to the inputs elements 11, 12, and 13. The outputs of elements 11 and 12 through the element OR 14 are connected to the input of the register 15, the output of which through the element 7 of the delay is connected to another input of the serial adder 10 and to the input of the element 9. The inputs of the block 2 then The coefficients and correction factors and the 4-multiply register are connected to the input order buses and the binary code mantissa, respectively. The output of circuit 13 is connected to the output bus of the binary-decimal code of the mantissa. The device works as follows. In the initial state, the multiplier 4 registers, 5 multipliers and 15 products are reset to the zero position. For the input codes, the binary direct code of the mantissa and the order of the number to be converted, respectively, are entered in register 4 of the multiplicand and in block 2 of the order and correction factors. In a block of 2 orders and correction coefficients, the binary-decimal order of the number that enters the input bus is selected, and the correction coefficient that is entered into the 5 register of the multiplier. In block 1, the local control generates a multiplication signal by a correction factor, which opens elements 6 and 11. The device generates a sequence multiplication circuit consisting of multiplicative registers 4 and 5 multipliers, elements b, or 8 of a consecutive adder 10, elements AND 11 and OR 14, product registers 15 and delay element 7. The length of register 4 of the multiplier is equal to (2, + 1 bits, register 5 of the multiplier - p. Bits, register 15 is the product - () bits and element 7 delay - 2 bits. The information in register 4 is multiplied and 15 works) c from the clock series of pulses, and register 5 multiplier by one bit in each cycle. Multiply register register 4 delayed by one bit in each cycle, depending on the compiler (O or 1) of the register bit 5 multiplier, enters through the elements AND 11 and OR 14 into the product register 15. In the next cycle, shifted to one bit relative to the previous cycle, the register register 4 of the multiplier is also depending on the new state of the high bit of the register 5, the multiplier is fed to the input of the adder 10, on the other input of which the value of the sum of the previous cycle is received. From this block, local control has duration and cycles, during which time the binary mantissa recorded in multiplica register 4 multiplies by the correction coefficient recorded in multiplication register 5 and the resulting value In the local control unit 1, the multiplication signal is stopped and a conversion signal is produced, which opens the control inputs of the elements 9 and 12. The resulting value of the product V from the register 15 is arrives at the inputs of the adder 10 in two ways - through the delay element 7 and without delay through the elements AND 9 and OR 8. Thus, the adder 1O produces the addition of the same number, but with a shift of one relative to the other by two digits, which is equivalent to multiplying it by O, 1010. As a result, at the output of the adder, the first tetrad of a number in a binary code is obtained, which, according to the signal of the distributor of 3 pulses, passes through the element I 13 to the output busbar. The remainder of the number through the elements of AND 12 and OR 14 is recorded in the register 15 of the product, from which it is again fed to the inputs of the adder 10 along the same lines as the selection of the 2nd tetrad and the new balance. Thus, the process continues until the required number of tetrads is extracted. In modern computing facilities, all preparatory operations (input, output, transmission of information via communication channels, information conversion, etc.) are performed using an arithmetic unit, which drastically reduces the overall performance of the maschina when solving basic tasks. When converting floating-point numbers in a programmed way, the conversion time taken in the arithmetic unit increases even more, since it is necessary to perform lengthy operations on correction factors. The proposed device makes it possible to completely free up the arithmetic unit for productive computational work, which leads to significant savings in computer time, which can be estimated as follows. If the numbers are processed, then lhAsh is N -t, - (h4-ELk) -t i the operation time of the intelligent T is the conversion time K of binary relative tetrads; Ti P is the number of binary bits in the number of the number to be converted; t is the time of one cycle of the shift register shift. where is the number of binary-decimal tetrads. Thus, for example, with f 11 24, k 7, N 100, TMAU. OSs that are released in an arithmetic unit for productive work. In addition, the proposed device operates with numbers represented in floating point form, which significantly expands the range of tasks.