SU868751A1 - Устройство дл умножени - Google Patents

Description

1

Изобретение относитс  к области вычислительной технике, в частности к арифметическим устройствам последовательно-параллельного действи .

Известно устройство умножени  двоичных чисел, представленных последовательным кодом, содержащее сумматор , регистры множимого и множител , элементы И, первые входы которых соединены с управл ющей шиной устройства , вторые входы первого и второго элемента И соединены с информационными шинами, а выходы - с п-ым разр дом сумматора. Выход первого элемента И соединен с (п-1)-ым разр дом регистра множител , выход третьего элемента И соединен со входом 1-го разр да регистра множимого {.

К недостаткам этого устройства следует отнести малый диапазон изменени  чисел и дополнительные затраты оборудовани , так как разр дна  сетка сумматора имеет 2п разр дов.

Известно также устройство дл  умножени  двоичных чисел, содержащее регистры сомножителей, множительный блок, блоки приема сомножителей, блоки записи и блок управлени  2.

Недостатками указанного устройства  вл ютс  малый диапазон предс-гавлени  чисел, увеличение аппаратурных затрат за счет введени  дополнительных блоков записи, приема информации,

.блока управлени  и блоков выборки информации.

Наиболее близким к предлагаемому  вл етс  устройство дл  умножени , содержащее регистры множимого и множител , комбинационный сумматор частичных произведений, регистр частичных произведений, преобразователь позиционного кода в знакоразр дный и схемы подключени  учетверенного множимого. 3 .

К недостаткам известного устройства следует отнести малый диапазон изменени  чисел, дополнительные затраты оборудовани  за счет удлинени  на п разр дов сумматора частичных произведений .

Цель изобретени  - увеличение диапазона представлени  чисел и сокращени  объема оборудовани .

Поставленна  цель достигаетс  тем, что устройство дл  умножени , содержащее комбинадионный сумматор частичных произведений, регистры множимого и множител , преобразователь позиционного кода в знакоразр дный, причем выходы регистра множимого соединены

соответственно со входами первой группы комбинационного сумматора частичных произведений, содержит регистр пор дков множимого, триггер управлени , элементы задержки, сумматор по модулю два, элементы И-ИЛИ, элементы И, ИЛИ, блок элементов ИЛИ, причем выходы регистра пор дка множимого соединены соответственно со входами первой группы блока элементов ИЛИ, выходы которого соединены со входами регистра частичных произведений, выходы которого соединены со сдвигом на один разр д в сторону старших разр дов со входами второй группы комбинационного сумматора частичных произведений , выходы четырех старших разр дов которого соединены со входами преобразовател  позиционного кода в энакоразр дный,- первый выход которого соединен со входом первого элемента задержки, а второй выход - со входом второго элемента задержки, первый и второй выходы преобразовател  позиционного кода в знакоразр дный соединены с первым и вторым входами первого элемента ИЛИ соответственно , выход которого соединен с первым входом сумматора по модулю два и первым входом Первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов задержки соответственно, второй вход сумматора по модулю два соединен с выходом второго старшего разр да комбинационного .сумматора частичных произведений, первые входы первых групп первого и второго элементов И-ИЛИ соединены соответственно с первым и вторым выходами преобразовател  позиционного кода в знакоразр дный, первый вход второй группы первого элемента И-ИЛИ соединен с выходом первого элемента задержки , первый вход второй группы второго элемента И-ИЛИ соединен с выходом второго элемента задержки, выход триггера -управлени  соединен со вторыми входами первых и вторых групп первого и второго.элементов И-ИЛИ, вторые входы вторых групп-первого и второго элементов И-ИЛИ  вл ютс  инверсными , вход третьей группы второго элемента И-ИЛИ соединен с выходом второго элемента И, выходы первого и второго элементов И-ЙЛИ соединены с выходами выдачи знакоразр дных кодов гЬезультата устройства соответственно , селективные входы комбинациOHHOfo сумматора частичных произведений соединены со входами третьего элемента И соответственно, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен со входом сигнала выделени  пор дка множител  устройства, вход регистра множимого устройства соединен со входом ввода мантиссы .«1ножимого устройства, нулевой вход

триггера управлени  и установочный вход регистра частичных произведений соединены со входом сигнала сброса устройства, вход регистра пор дков множимого соединен со входом ввода с пор дка множимого устройства, выходы разр дов комбинационного сумматора частичных произведений, начина  с третьего старшего, соединены со входами второй группы блока элементов

ИЛИ, начина  со второго, первый вход |второй группы входов блока элементов ИЛИ соединен с выходом сумматора по модулю два.

Кроме того, преобразователь позиционного кода в знакоразр дный содержит четыре элемента И и два элемента ИЛИ, причем первые входы первого, второго, третьего и четвертого элементов И соединены с первым входом преобразовател , вторые входы первого и третьего элементов И соединены со вторым входом преобразовател , вторые входы второго и четвертого элементов И соединены с третьим входом.прео.бразовател , третий вход четвертого элемента И соединен с четвертым входом преобразовател , выходы первого, второго, третьего и четвертого элементов И соединены со входами сооответственно первого и второго элементов ИЛИ, выходы которых

подключены соответственно к первому и второму выходам преобразовател .

На чертеже приведена блок -схема предлагаемого устройства.

Устройство содержит селективные входы 1 и 2, на которые.поступают знакоразр дные коды (положительные и отрицательные); элементы 3-8, элементы ИЛИ 9-14, преобразователь 15

позиционного кода в знакоразр дный, вход 16 поступлени  сигнала нормализации мантиссы произведени , сумматор 17 по модулю два, комбинационный сумматор 18 частичных произведеНИИ , регистр 19 множимого, вход 20 поступлени  сигнала сброса в нуль, триггер 21 управлени , .элементы 22 и 23 задержки, элементы И-ИЛИ 24 и 25, регистр 26 пор дка множимого,

блок 27 элементов ИЛИ, регистр 28 частичных произведений, вход 29 сигнала выдачи пор дка множимого, информационные входы 30 и 31 ввода мантиссы и пор дка сооответственно, информационные . выходы 32 и 33 выдачи знакоразр дных кодов результата и вход 34 сигнала выделени  пор дка множител  .

При этом выходы регистра 26 соединены через блок. 27 элементов ИЛИ со

входами регистра 2В. Выходы регистра 2 28 соединены со смещением на один разр д в сторону старших разр дов со входами сумматора 18. Выходы, четыре старших разр да и сумматор. 18 соединены со входами преобразовател  15,

выходы которого соединены со входами элементов 22 и 23 задержки и через элемент ИЛИ 11 - с одними входами сумматора 17 по модулю два и элементом И 7, второй вход которого соединен через элемент ИЛИ 12 с выходами элементов 22 и 23 задержки. Второй вход сумматора 17 по модулю два соединен со вторым выходом комбинационного сумматора 18. Входы элементов И-ИЛИ 24 и 25 соединены с выходами преобразовател  15, элементов 22 и 23 задержки, элемента И 7 и единичным выходом триггера 21.

Устройство работает следующим образом.

Предварительно сбрасываетс  в нуль (по входу 20) регистр 28 и триггер 21 управлени . Записываетс  пор док множимого (по входу 29) в регистр 26 сигналом, поступающим на вход 31, мантисса множимого (по входу 35) в регистр 19 сигналом, поступающим на вход 30. Суммирование пор дков осуществл етс  по сигналу выделени  .пор дков, поступающему на вход 34, следующим образом.Предварительно пор док множимого перезаписываетс  из регистра 26 в старшие разр ды регистра 28. На селективные BXOjBJ сумматора 18 поступает старшими разр дами вперед пор док множител  в виде знакоразр дных кодов. В зависимости от знаковых разр дов пор дка множител  (операндам ) сумматор 18 настраиваетс  на суммирование (вычитание) единичного разр да , поступающего с выхода элемента И 8, с полноразр дным кодом пор дка множимого (операнда 6 ), поступающего на входы сумматора 18 с выхода регистра 2В. При этом с приходом каждого последующего разр да(начина  со старшего разр да операнда а ) промежуточна  сумма пор дков поступает с выхода регистра 28 на вход сумматора 18 со сдвигом на один разр д в сторону старших разр дов. Из сумматора 18 информаци  подаетс  в преобразователь 15 кода, где она преобразуетс  из позиционного кода в знакоразр дный и выдаетс  на выходы 32 и 33fi в виде {О, ±1 .

В преобразователе 15 анализируютс  четыре (три знаковых и один старший , значащий) разр да промежуточной суммы $ .На основании анализа этих рар дов преобразователь 15 выдает коды 0, ±1 . При этом код (+1) выдаетс  на.выход, когда вычислительна  сумма + 3,, а код (-1) , когда вычисленна  сумма $ i-3. При выдаче кода (+1) вырабатываетс  сумматором 17 по модулю два сигнал, коррекци  знака Зн2 промежуточной суммы $ с (+) на (-) и, наоборот, при выдаче кода (-1) вырабатываетс  сигнал коррекции знака Зн2 с (-) на (+), причем сигнал коррекции знака вырабатываетс 

только тогда, когда сумма по модулю два меньше четырех. Во всех последующих тактах суммирование пор дков выполн етс  аналогично первому такту.

Умножение мантисс осуществл етс  в следующей последовательности.

Анализируетс  старша  цифра множител , поступающего на входы 1 и 2. Если старша  цифра множител -1, то в сумматоре 18 суммируетс  множимое с содержимым регистра 28, если старo ша  цифра-множител -, то множимое с содержи 1ым регистра 28 вычитаетс , При умножении на второй разр д множител  производитс  перезапись информации с регистра 28 в сумматоре 18

5 со сдвигом влево на один разр д. Затем анализируетс  значение второго разр да множител  и осуществл етс  суммирование (вычитание) множимого с полученной в первом такте суммой аналогично выше указанному. Таким

0 образом, в каждом такте множимое передаетс  в сумматор, если значение i разр да м 1ожител  +1, либо не передаетс , если значение i разр да множител  О, и сумма сдвигаетс 

5 на один разр д влево. Из сумматора информаци  подаетс  в преобразователь 15, где преобразуетс  из позиционного кода в знакоразр дный аналогично выше указанному, причем ин0 формаци  выдаетс  через элементы 22 и 22q задержки на выходы 32 , и 33vi : В виде i разр да произведени  О ,±1} / если вычисленна  мантисса нормализованна .

5

Нормализаци  вычисленной мантиссы осуществл етс  в первом такте по сигналу , поступающему на вход 16. При этом, если нулевой разр д произведени  О и первый разр д произведени  Of то элементом И 7 выдаетс  отри0 цательное приращение пор дка (), которое поступает на выход 33 через элемент И-ИЛИ 25. По этому приращению переключаетс  триггер 2.1 в единичное состо ние и потенциалом

5 открываютс  соответствующие схемы И элементов И-ИЛИ 24 и 25о. При этом выключаютс  элементы 22.и 232 задержки , что равносильно умножению вычисленной мантиссы на два.

0

Предлагаемое устройство по сравнению с известными позвол ет увеличить диапазон изменени  чисел, например , при шестиразр дном пор дке числа могут измен тьс  в диапазоне от 2 до 2 , а также сократить

5 расход оборудовани  за счет уменьшени  на п разр дов сумматора и регистра частичных произведений и за счет того, что операции как над пор дками, так и над мантиссами вы0 полн ютс  на одном и том же сумматоре .

Claims (3)

1. Формула изобретени  1. Устройство дл  умножени , содержащее комбинационный сумматор

   5

   частичных проиэведеиий, регистры множимого и множител , преобразователь позиционного кода в знакоразр дный, причем выходы регистра множимого соединены соответственно со в одами первой группы комбинационного сумматора частичных произведений, отличающеес  тем, что, с целью увеличени  диапазона представлени  чисел и сокращени  объема оборудовани , оно содержит регистр пор дков множимого, триггер управлени , элементы задержки, сумматор по Модулю два, элементы ИгИЛИ, элементы И, ИЛИ, блок элементов ИЛИ, причем выходы регистра пор дка множимого соединены соответственно со входами первой группы блока элементов ИЛИ, выходы которого соединены со входами регистра частичных произведений, выходы которого соединены со сдвигом н один разр д в сторону старших разр дов со входами второй группы комбина . ционного сумматора частичных произведений , выходы четырех старших разр до которого соединены со входами преобразовател  позиционного кода в знакоразр дный , первый выход которого соединен со входом первого элемента задержки, а второй выход - со входом второго элемента задержки, первый и второй выходы преобразовател - позиционного кода в знакоразр дный соединены с первым и вторым входами первого элемента ИЛИ соответственно, выход которого соединен с первым входом сумматора по модулю два и первым входом первого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы которого содинены с выходами элементов задержки соответственно, второй вход сумматора по модулю два соединен с выходом второго старшего разр да комбинационного сумматора частичных произведений , первые входы первых групп перSoro и второго элементов. И-ИЛИ соединены соответственно с первым и вторым выходами преобразовател  позиционного кода-в знакоразр дный, первый вход второй группы первого элемента И-ИЛИ соединен с выходом первого элемента задержки, первый вход второй группы второго элемента И-ИЛИ соединен с выходом второго элемента задержки , выход триггера управлени  соединен со вторыми входами первых

   и. вторых групп первого и второго элементов И-ИЛИ, вторые входы вторых . rpyjpn первого и второго элементов И-ИЛИ  вл ютс  инверсными, вход третьей группы второго элемента И-ИЛИ

   соединен с выходом второго элемента И, выходы первого и второго элементов И-ИЛИ соединены с выходами выдачи знакоразр дных кодов результата устройства сооответственно, селективные входы комбинационного сумматора частичных произведений соединены со входами третьего :элемента И соответственно, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен со входом сигнала выделени  пор дка множител  устройства, вход регистра множимого устройства соединен со входом ввода мантиссы множимого устройства, нулевой вход триггера управлени  и установочный вход регистра частичных произведений соединены со входом сигнала сброса устройства , вход регистра пор дков множимого соединен со входом ввода пор дка множимого устройства, выходы разр до комбинационного сумматора частичных произведений, начина  с третьего старшего , соединены со входами второй группы блока элементов ИЛИ, начина  со второго, первый вход второй группы входов блока элементов ИЛИ соединен с выходом сумматора по модулю два.
2. 2. Устройство по п. 1,отличающеес  тем., что преобразователь позиционного кода в знакоразр дный содержит четыре элемента И и .два элемента ИЛИ, причем первые входы первого, второго, третьего и четвертого элементов И соединены с первым входом преобразовател , вторые входы первого и третьего элементов И соединены со вторым входом преобразовател , вторые входы второго и четвертого элементов И соединены с третьим входом преобразовател , третий вход четвертого элемента И соединен с четвертым входом преобразовател , выходы первого, второго, третьего и четвертого элементов И соединены со входами соответственно первого и второго элементов ИЛИ, выходы которых подключены соответственно к первому и второму выходам преобразовател .

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 631919, кл, G 06 F 7/38, 1976.

   2.Авторское свидетельство СССР №450169, кл. G 06 F 7/39, 1972.
3. 3.Каган Б.М,, Каневский М.М. Цифровые вычислительные машины и систе

   мы. М., Энерги 

   1974, с. 342344 (прототип),