SU675422A1 - Устройство дл умножени - Google Patents

Description

- .

Изобретение относитс  к вычислительной технике и Может быть применено в арифметических устройствах цифровых вьгчислительных машии , особенно в случа х повышени  требований по быстродействию.

Известно устройство, состо щее из сдвиговых регистров множимого и мно)Ю1тел  и сумматора ,, в которых бпераии  умножени  реализуетс  путем сдвига регистров множимого и множител  и многократных сложений в сумматоре множимого , сдвинутого на определенное число разр дов , определ емое положением единиц в разр дах множител , с частными произведени ми, храи щимис  в сумматоре 1 .

Недостатком этого устройства  вл етс  низкое быстродействие.

Наиболее близкое к предлагаемому изобретению устройстве содержит сумматор, регистр множител , регистр множимого, блок умножени  множимого на три, блок управлени , входы которого соединены с выходами п ти младших разр дов регистра множител , блок выдачи в сумматормножимого в пр мом коде без сдвига блок выдачи в сумматор множимого в пр мом

коде со .сдвигом на один разр д влево, блок выдачи в сумматор множимого в пр мом коде со сдвигом на два разр да, влево, блок выдачи в сумматор множимого в обратном коде, информационные входы которых соединены с выходами решстра множимого, управл ющие входы указанных блоков соединены соответственно с первым, вторым, третьим и четвертым выхода- . ми блока управлени , а их выходы - с входами сумматора блок выдачи в сумматор утроенного множимого в пр мом коде, блок выдачи в сумматор утроенного множимого в обратном коде, блок выдачи в сумматор утроенного мно-. жимого в пр мом коде со сдвигом на два разр да влево, информационные входы которых соединены с выходами блока умножени  множимого на три, управл ющие входы указанных блоков соединены соответственно с п тым, шестым , седьмым выходами блока управлени , а их выходы - с входами сумматора, блок выдачи в сумматор утроенного множимого со сдвигом на один разр д влево, информационные входы которого соединены с выходами блока умножени  множимого на три, первый и второй управл ющие входы -- соответствегпю с посьмым и дев тым входами блока управлени , а вы.ходсо входом сумматора 2. Недостатком такого устройства  вл етс  нилкое быстродействие. Цель изобретени  - повышение быстродействи . Дл  этого в устройство введены блоки выдачи в сумматор множимого в пр мом коде со сдвигом соответственно на три, четыре и п ть разр дов влево, блок выдачи в сумматор утроен ного множимого в пр мом коде со сдвигом на три разр да влево, причем информационные входы блоков выдачи в сумматор множимого в пр мом коде с6 сдвйг6мс 6от:вётствённо На три, четыре и п ть разр дов влево соединены с выходами регистра множимого, управл ющие входь указанных блоков соединены соответственно с дес тым, одиннадцатым и двенадцатым выходами блока управлени , а их выходы - с входами сумматора, информационный вход блока выдачи в сумматор утроенного множимого в пр мом коде со сдвигом на три разр да влево соедлнен с выходом блока умножени  множимого на три, управл ющий вход - с тринадцатым выходом блока управлени , а выход - с входом сумматора, управл ющий вход которо го соединен с четырнадцатым выходом блока управлени . . . На чертеже дана блок-схема предлагаемого устройства дл  умножени . Устройство содержит регистр 1 множимого, блок 2 умноже ш  множимого на три, регистр 3 множител , сумматор 4, блок 5 выдачи в сум матор множимого в пр мом коде, блок 6 выдг чи в сумматор множимого в обратном коде, блок 7 выдачи в множимого в пр мом коде со сдвигом на один разр д влево, блок 8 выдачи в сумматор множимого в пр мом коде со сдвигом на дьа разр да влево,бло 9-11 вбщачи в сумматор множимого в пр мом коде со сдвигом соответственно на три, четыре, п: ть разр дов влево, блок 12 выдачи в сумматор утроенного множимого в пр мом коде, блок 13 выдачи в сумматор утроенного множимого в обратном коде, блок 4 выдачи в сумматор утроенного множимого в пр мом коде со сдвигом на один разр д влево, блок 15 выдачи в сумматор утроенного множимого в пр мом коде со сдвигом на два разр да влево, блок 16 выдачи в сумматор утроенного множимого в пр мом коде со сдвигом на три разр да влево , блок 17 управлени , выходы 18-31 блока управлени . Устройство функционирует следующим образом . В соответствии со значени ми младншх разр дов множител  блок 17 управлени  выра 6а1Ш ШррГ й сигнгиШГ Ф К1В1и , если число, записанное и п ти мл:щп1их разр дах регистра 3 множител , равно 5 или 7 (п двоичном коде (Ю101 и 00111), то вырабатываетс  сигнал 25. осуществл ющий выдачу в сумматор множимого, умноженного на 6 в пр мом коде с блока 14. Если на вход блока 17 управлени  подано числа 8, 9, 10 или П, то вырабатываетс  сигнал 27 и через блок 9 на вход сумматора 4 поступает сдвинутое на три разр да множимое в пр мом коде (т.е. множимое умноженное на число 8). Ксли п ть младших разр дов множител  составл ют числа 12, 13, 14 или 15,то вырабатываетс  сигнал управлени  24 и через блок 15 в сумматор подаетс  множимое в пр мом коде, умноженное на 12. Если п ть младщих разр дов регистра 3 множител  составл ют числа 16, 17, 18, 19, 20, то управл ющий сигнал 28 через блок 10 подает в сумматор множимое в пр мом коде, умноженное на число 16.Если п ть малдщих разр дов Множител  составл ют числа 21, 23, 24, 25, 26, 27, 28 или 30, то вырабатываетс  сигнал управлени  30 и через блок 16 в сумматор выдаетс  мно}кимое в пр мом коде, умноженное на 24. Если п ть младщих разр дов множител  составл ют числа 29 или 31, то вырабатываетс  сигнал управлени  29. и через блок И в суМматор поступает промежуточное произведение, равное множимому в пр мом коде, умноженному на 32. Если число , образующеес  п тью младшими разр дами множител , равно 5, 21, 23, 29 или 31, то вырабатываетс  управл ющий сигнал 31, поступающий на вход младшего разр да сумматора и записывающий в него единицу: так как любое из записываемых, в сумматор чисел 6 первую серию сигналов управлени  имеет в младшем разр де ноль, поскольку все они передаютс  в него со сдвигом влево, прибавление этой еданицы производитс  без потери времени, по сигналу 31 в сумматор записываетс  промежуточное произведение плюс единица, в младший разр д обрабатываемых п ти разр дов сумматора. Если п ть младщих разр дов множимого равны нулю, то происходит сдвиг сумматора на п ть разр дов вправо. Втора  сери  управл юишх. сигналов вырабатываетс  блоком 17 с задержкой относительно первой на врем  суммировани  содержимого сумматора с первым промежуточным произведением . Если число, записанное в п ти младишх разр дах множител , равно 1, 7, 9, 13, 17 или 25, то вырабатываетс  сигнал 18, передающий через блок 5 в суммачор мкожиМое в пр мом коде без сдвига. Если п ть младших разр дов множител  составл ют числа 2, 10, 14, 18, 26, то вырабатываетс  управл ющий сигнал 19 и через блок 7 в сумматор вводитс  удвоенное множимое в пр мом коде. Если п ть младишх разр дов множител  составл ют числа 3, 11, 15, 9 и;1И 27, то )атывастс  сигнал 22 и через блок I 2 в суммато( поступает утроенное множимое в ПРЯМОМ коде. п ть младитх разр лов множител  составл ют числа 4, 20 или 28, то вырабатываетс  сигнал 20 и блок 8 в сумматор поступает множимое в пр мом коде со сдвигом на два разр да. Ксли п ть мла1и1тх разр дов множител  составл ют числа 6, 22 , или 30, то вырабатываетс  сигнал 26, который че()ез блок 14 передает ушестеренное множимое в пр мом коде в сумматор. При значени х п ти мла/щ1их разр дов множител , равных 5, 23 или 31, вырабатьшаетс  сигнал 21, который через блок 6 осуществл ет вычитание из содержимого сумматора множимого, а при значени х п ти младших разр дов множител  21 или 29, вырасумматора утроенного множимого. При тех же значени х множител  в первой серии сигналов управлени  вырабатываетс  сигн;ш 31, прибавЛЯЮ11ШЙ к содержимому сумматора единицу, котора  служит дл  образовани  допотгйительного кода при вычитании множимого и утроенного множимого. Значени  wee.., при которых вырабатываютс  соответствующие сигналы управлени  и вырабатываемые при их помощи промежуточные произведени , приведены в таблице. Предлагаемое устройство дл  умножени  на том же самом оборудовании, что и известное устройство, производит умножете сразу на п ть разр дов множител . Врем  выполнени  опе:ра

Устройство ;щ  умножени , содержащее сумматор ., регистр множител , регистр множимого, блок умножетги  множимого на три, управ пени , входы которого .соединены с выходами п ти ivuiajiiUHx разр дов регистра множител , блок выдачи в сумматор множимого в пр мом коде без сдвига, блок выдачи в сумматор множимого в пр мом коде со сдвигом на один разр д влево, блок выдачи в сум1Матор множимого в пр мом коде со сдвигом на два разр да влево , блок вьшачй в сумматор множимого в обратном коде, информационные входы которых соединены с выходами регистра множимого, управл ющие входы указанных блоков соединены соответственно с первым, вторым, третьим и четвертым выходами блока -управлени , а их выходы - с входами сумматора, блок выдачи коде, блок выдачи в сумматор утроенного множимого в обратном коде, блок выдачи в сумматор утроенного множимого в пр мом коде со сдвигом на два разр да влево, информационные входы которых соединены с выходами бло ка умножени  множимого на три, управл ющие входы указанных блоков соединены соответственно с п тым, шестым, седьмым выходами блока управлени , а их выходы - с входами сумматора, блок выдачи в сумматор утроенного множимого со сдвигом на один разр д влево, информационные входы которого соединены с выходами блока умножени  множимого на три, первый и второй управл ющие входы - соответственно с восьмым и дев тым входами блока управлени , а выход - с входом сумматора, отличающеес  тем, что, с целью повыигени  быстродействи , в устройство введены блоки

8Ь1Дачй в сумматор множимого в пр люм коде ео сдвигом соответственно на три, четыре и Ь ть разр дов влево, блок выдачи в сумматор утроенного множимого в пр мом коде со сдвигом на три разр да влево, причем информационные входы блоков вьщачй в сумматор множимого В пр мом коде со сдвигом соответственно на три, четыре и п ть разр дов влево соединены с выходами penictpa множимого, управл ющие входы указанных блоков соединены соответственно с дес тым, одиннадцатым и двенадцатым выходами блока управлени , а их выходы с входами сумматора, информационный вход блока вьщачй в сумматор утроенного множимоVo и пр мом коде со сдвигом на три разр да влево соединен с выходом блока умножени  . множимого нз три, управл ющий вход - с тринадцатым выходом блока управлени , а выход с входом сумматора, управл ющий вход которого соединен с четырнадцатым выходом блока управлени .

Источники информации, прин тые во вннмание при экспертизе

1.Субье-Ками С. А. Двоична  техника и обработка информации. М.,Мир, 1964, с. 152-156.

2.Авторское .свидетельство СССР N 255648, кл. G Об F 7/54, 1969.