Изобретение относитс к цифровой вычислительной технике.и предназначено дл умножени двоичных чисел, представленных в форме фиксированной зап той. . Известны устройства дл умножени формирующие произведени двух чирел из частных произведений одного из них на различные группы разр дов 1 и 2 . Наиболее близким по технической сущности к предлагаемому вл етс устройство дл умножени , содержащее генератор кратных множимого, регистр множител , коммутаторы, параллельные сумматоры без распространени перено са, параллельный сумматор с одновременным переносом и элементы задержки 3. Однако данное устройство обладает относительно низким быстродействием вследствие применени элементов задержки дл синхронизации поступлени различных разр дов на сумматоры. Цель изобретени - повыш.ение быст родействи устройства. Поставленна цель достигаетс тем что в устройстве дл умножени , содержащем генератор кратных множимого коммутаторы и блок-суммировани частичных произведений, причем вход множимого устройства подключен ко входу генератора кратных множимого, m выходов которого подключены к информационным входам п коммутаторов ( п -|-;т 2, где t - количество разр дов множител ; k - количество разр дов в каждой группе множител ), управл ющие входы которых соединены с п входами групп разр дов множител , а выходы подключены ко входам блока суммировани частичных г зоизведений, блок суммировани частичных произведений содержит (п-1) (p+k)-разр дных комбина1дионных сумматоров (р - количество разр дов множимого) ,причем разр дные входы первой группы каждого i-oro сумматора ( i 1,..,,п-1) соединены с выходами разр дов соответствующего i-oro коммутатора, а разр ды второго входа - с р старшими разр дами выхода (i+1)- orо сумматора, разр дные входы второй группы (n-l)-oro сумматора соединены с р старшими разр дами выхода п-ого коммутатора, разр ды выхода первого сумматора, К младших разр дов выхода каждого из последующих сумматоров и k младших разр дов выхода п-ого коммутатора вл ютс разр дами выхода устройства. На чертеже представлена структурна схема предлагаемого устройства. Устройство содержит генератор 1 кратных множимого, комммутаторы 2 (2, 22г...г 2), блок 3 суммировайи частичных произведений, содержащий (п-1) комбинационных сумматоров 4 (4,..., 4„.) . Код множимого (М) по даетс со входа 5 множимого устройства на вход генератора 1 кратных множимого, а код множител - со входа б множител устройства на управл щие входы коммутаторов 2, соответственно группами.по разр дов.На выхо дах генератора 1 кратных множимого формируютс коды произведений разр дов множимого на все возможные числа от О до N (N - максимальное возможно число, записываемое k разр дами N « ) . С выходов генератора 1 ко ды полученных произведений подаютс на информационные входы коммутаторов 2 таким образом, чтобы на входы каждого коммутатора 2 подавались произведени множимдго на все возможные числа- от О до N, На выходах коммутаторов 2 формируютс коды произведений множимого н те разр ды множител , которые подают с на управл юище входы коммутаторов 2. Коды с выходой коммутаторов 2 поступают на входы соответствующих паралле ,льных сумматоров .4, на другие входы которых поступают старшие разр ды результатов сложени на прельщу щих сумматорах 4, Результат умножени формируетс выходом сумматора 4,,, а также группами младших разр дов с вы ходов сумматоров 4 rtf.. следнего коммутатора 2. За счет изменени конструкции сум мирующего блока увеличиваетс быстро действие предлагаемого устройства, работающего в параллельном режиме. Формула изобретени Устройство дл умножени , содержащее генератор кратных множимого, коммутаторы и блок суммировани частичных произведений, причем вход множимого устройства подключен ко входу генератора, кратных множимого, m выходов которого подключены к информационным входам п коммутаторов (п m 2, где Б - количество разр дов множител ; k - количество разр дов в каждой группе множител ), втравл ющие входы которых соединены с п- входами групп разр дов множител , а выходы подключены ко входам блока суммировани частичных произведений, отличающеес тем, что, с целью повышени быстродействи , блок суммиро вани частичных произведений содержит (п-1) (pfk)-разр дных комбинационных сумматоров (р - количество разр дов множимого), причем разр дные входы первой группы каждого i-oro сумматора (i 1,..., ) соединены с выходами разр дов соответствующего i-ого коммутатора, а разр ды второго входа - с р старшими разр дами выхода (i+l)-oro сумматора, разр дные входы второй группы (n-l)-oro сумматора соединены с р старшими разр дами выхода п-ого коммутатора, разр ды выхода первого сумматора, k младших разр дов выхода каждого из последующих сумма.торов и k младших разр дов выхода п-ого коммутатора вл ютс разр дами выхода устройства. Источники ниформации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 562818, кл. G 06 F 1/39, 1975.