SU741265A1 - Устройство дл умножени на разр дов множител - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано в арифметических устройствах цифровых вычислительных машин. Известно устройство дл  умножени , содержащее сумматор, регистр множител ,блоки произведени  множимэго на константы, блоки выдачи про ведени  множимого на константы со сдвигом и без сдвига 1. Недостатком такого устройства  вл етс  его сложность и низкое быстродействие . Наиболее близким к изобретению  вл етс  устройство дл  умножени  на h разр дов множител , содержащее сумматор, блок управлени , .соединенный с п разр дами регистра мно жител , q блоков умножени  множим го на константы (2р„+1), где q max (2V2 ), п 1 . .-vX.+-i,,,i,...,c(v-i выходы которых соединены с информационными входами блоков элементов И управл ющие входы блоков элементов соединены с соответствующими выхода ми блока управлени , а выходы соеди нены с входами коммутатора, выходы которого соединены ср входами сумма тора, управл ющие входы коммутатора соединены с соответствующими выходами блока управлени  2. Недостатком известного устройства  вл етс  егосложность. Цель изобретени  - упрощение устройства. Цель достигаетс  тем, что устройство дл  умножени  на п разр дов множител , содержащее накапливающий сумматор, регистр 1 иожител , g блоков умножени  на константы (2р +1)/ где q max ( , ), п ,с + .ек,Ьк-л + .Рт-О- -.М-Р (q-1, блоки элементов И, блок управлени  и коммутатор, причем выходы регистра множител  подключены ко входам блока управлени , выход блоков умножени  соединены со входаиии соответствующих блоков элементов И,выходы коммутатора подключены ко входам накапливающего сумматора, управл ющие входы блоков элементов И, коммутатора и накапливающего сумматора подключены к соответствующим выходам блока управлени , содержит первый и второй блоки сдвига, причем выходы первого блока сдвига подключены ко входам коммутатора, а входы - к выходам второго блока сдвига, входы

которого подключены к выходам блоков элементов И.

На фиг. 1 представлена функциональна  схема устройства дл  умножени  на п разр дов; )иг. 2 - пример выполнени  устройства при . Устройство содержит регис-тр 1 множител , сумматор.2, блок 3 управлени , q блоков умножени  на константы 4 (4,,42,.../4q,); q блоков элементов И 5/5 , 5, . . . Sq.) ; коммутатор 6, первый блок 7 сдвига, второйблок 8 сдвига.

Алгоритм функционировани  устрой . ства описываетс  К-характеристическими матрицами чисел, построеннными по следующим законам. Пр моугольна  матрица строитс  из последовательности натурального р да 0-2 с количеством строк и количеств столбцов , п к,- Матрица D., V по числу столбцов делитс  на две подматрицы и . . Каждый член подматрицы равен сумме членов первого столбца и перстроки подматрицы

вой

каждый член подматрицы Cf-fJ j равен

Unpitl ТТОГТМД ТПМ1ТМ л разности соответствукицих столбцов и строк подматрицы , i Пр моугольна  матрица у строитс  аналогичным образом из чисел составл ющих первую строку подматриць1 и имеет 2 строк и

столбцов. Пр моугольна  матрица j строитс  аналогичн образом Vs чисел и т.д.

- р - - i-iJlx(

Пр моугольна  матрица D,, , строитс из чисел чисел к имеет 2 строк и 2 -1 столбцов .

Требуемое произведение ищетс  в виде Ш М--В.,- ±(В.|. ±(Вз. JUi (...±()./.) М, где М - множимое , N - множитель, 1 Ок- соответствующие члены первьос столбцов характеристических матриц h - соответствующий член первой строки подматрицы и Каждое Зч представл етс  в виде

ь..--1ар„л-02 2..,А

,-i,...,i:e- -eog,(,):i, (fj „цела  часть выражени ) и, в соответствии с этим, каждому значению множител  ставитс  в соответствие

четыре одновременно действующих сигнала управлени , вырабатываемы.х блоком 3 управлени . Первый сигнал управлени  отпирает соответствующий значению (() блок элементов 5q И содержимого блока умножени , множимого на данную константу 4д, реализу  операцию () М второй сигнал управлени , одновременно с ним поступающий на второй блок сдвига 8, осуществл ет сдвиг числа () М на требуемое число разр дов влево, реализу  операцию ()М 2 2 Третий сигнал управлени  поданный на первый блок 7 сдвига, осуществл ет сдвиг числа М ( 2Pty,+ l) - 2 на разр дов влево, реализу  операцию () 2 « четвертый сигнал управлени , подаваемый на коммутатор 6, присваивает данному Числу Bj, в соответствии со значением )-ым разр дом множител  +, если хЕ,, 0и -, если X Bj, 1; нужный, знак, в результате чего в сумматор 2 передаетс  значение

B,,(..

Умножение на данный п-разр дный множитель осуществл етс  за к тактов, в каждый из которых аналогичным образом вырабатываетс  один из членов Вд.

Пример работы устройства дл  случа  п 11 (фиг.2). При этом устройство содержит регистр 1 мно5кител , сумматор 2, блок .3 управлени , блоки умножени  множимого на константы 1,3,5 и 7 соответственно 4,4,2,4 и 4, блоки элементов 5,52.,5„, и 5д дл  выдачи содержимого блоков 4 . 4 и 4 умножени  соответственно, коммутатор б, блок 7 сдвига, коммутирующий на своих выходах сдвиг своего входного кода на О,-4 и 8 разр дов влево, блок 8 сдвига коммутирующий на своих выходах сдвиг своего входного кода на 0,1,2 и 3 разр да влево, выходы;9-22 блока управлени  подключены к соответствующим управл 5 ., И ющим входам блоков 5

Jxf 2 Э блоков 7 и 8 сдвига и коммутатора 6.

Q Дл  этого устройства стро тс 

следующие характеристические матрицы

-128 -118 -1. Пусть, например, значение множи тел  равно 1162 - 10010001010. В матрице DiYj число 1162 расположе но в правой половине матрицы и ему соответствуют член последнего стол 1280 и член над первой строкой - 1 число Bj 1280 М 2, дл  реализации 1280 М возбуждаютс  упра л ющие выходы 11, 13, 19 и 20 дл  передачи в сумматор значени  1280 М а также выход 22 дл  введени  в, сумматор +1, поскольку 4-й и 8-ой разр ды множител  равны единице, о начает подачу остальных чисел в сумматор в обратном коде. В матрице числу 118 соответствуют восьма  строка и шестой столбец, и значени  112М и 6 М соот ветственно, т.е. Ву 112М ( 5)М. Знак числа - отри цательный, так как восьмой разр д числа 1162 равен единице. . Реализаци  числа 112М производит с  с помощью сигналов 12, 14, 18 и 21, в результате чего множимое, умноженное на 7, из блока 44 че{)ез блок 54 подаетс  на блок 8, который сигналом 14 производит его сдвиг на 1 разр д влево, реализу  число Х4М, затем блок 7 сигналом 18 прой. водит сдвиг числа 14м на 4 .разр да влево, в результате чего на его выходе образуетс  число 112М, далее кoм.iyтaтop 6 сигналом 21 выдает на сзой выход это число 112м в обратно коде, подава  его в сук-зчатор. В сум маторе образовано число 1280М + 1 + + ГГ2М +1. Число , соответствующее 6-му столбцу характеристической матрице, равно бМ и так к.ак 4-ый разр д числа 1162 также равен единице, передаетс  в сумматор в обратном коде, т.е. 6М (3-2 2°) М реализуетс  сигналами управлени  10, 14, 17 и 21, т.е. множимое, умноженное на 3 с блока 4 произведени  множимого на 3 через блок 5 j сигналом 1 подаетс  через бл,ок 8 со сдвигом н 1 разр д влево сигналом 14, через блок 7 без сдвига сигналом 17 и через коммутатор 6 в обратном коде сигналом 21 в сумматор 2, в результате чего в н.ем обра уетс  значение 1280М+И-112М+И-6М 128 ОМ+(1+ +()+(6М+1) 1280М-112М-6М 1162 М - искомое произведение. ,Аналогичным образом реализуетс  умн жение на любое значение множител  из множества 0-2 . Указанное устройство реализует операцию умножени  на п-разр дный

Claims (2)

1. Продолжение множлтель за К тактов работы схемы, где - 7/ 3 и имеет значительно меньше блоков, чем известное устройство, кроме того поскольку каждый блок произведени  множимого на константу имеет только один блок элементов И дл  выдачи своего содержимого, то они конструктивно совмещаютс  в одном блоке щэоизведени  множимого на константу с управл емым выходом. Устройство улвдожени  на 11 разр дный множитель, выполненное аналогично известному, имеет 25 блоков элементов И, предлагаемое устройство - 4 блока элементов И и коммутатор и два блока сдвига. Если коммутатор , блоки сдвига и блоки элементов И представить выполненными на двухвходовых элементах И, то известное устройство имеет 25 элементов на 1 разр д множимого, а предлагаемое устройство - 12 элементов наразр д , т.е. количество элементов уменьшилось вдвое. Формула изобретени  Устройство дл  умножени  на п разр дов множител , содержащее накапливающий сумматор, регистр множител , g блоков умножени  на константу (), где g max ( i ) , n . . 0,1,..., (g-1), блоки элементов и, блок управлени  и коммутатор, причём выходы регистра множител  подключены ко входам блока управлени , выходы блоков уивюжени  соединены со входами соответствующих блоков элементов И, выходы коммутатора подключены ко входам накапливающего сумматора, управл ющие входы блоков элементов И, коммутатора и накапливающего сумматора подключены к соответствующим выходам блока управлени , отличающеес  тем, что, с целью упрощени  устройства, оно содержит первый и второй блоки сдвига, причем выходы первого блока сдвига подключены ко входам KONiMyTaTopa, а входы - к выходам второго блока сдвига, входы Источники информации, прин тые во внимание при экспертизе которого подключены к выходам блоков элементов И. 1.Авторское свидетельство СССР 255648, к-л. G 06 F 7/54, 1968.
2. 2.Авторское свидетельство СССР (по за вке № 2492995/18-24) кл. G 06 F 7/39, 1977 (прототип).