SU763894A1 - Арифметическое устройство - Google Patents

Description

1

Изобретение относитс  к области цифровой вычислительной техники и предназначено дл  выполнени  операции умножени  и делени  двоичных чисел.

Известны арифметические устройства , предназначенные дл  умножени  и делени  двоичных чисел Ij, содержащие регистры, сумматор с последовательным переносом и узел вентилей, обладающие простой конструкцией . Однако эти устройства характеризуютс  низким быстродействием с временем выполнени  операций умножени  (делени ), пропорциональным , где п - разр дность, t - задержка на одноразр дном сумматоре , на элементе типа И-ИЛИ.

Известны арифметические устройства , выполн ющие ускоренное умножение и деление 21,13, в которых количество исполн емых итераций уменьшено до величины с временем выполнени  операции умножени  (делени ), пропорциональным г /2-пЧ/3, и устройства, выполн ющие ускоренное деление 4 и умножение 5 , использующие сумМато йл с разделением цепей суммы и переноса с количеством исполн емых итераций п. На каждой итерации операци  сложени  выполн етс  без расс пространени  переносов на п разр дов . Врем  выполнени  операций пропорционально nf.

Однако .устройства С не могут 1Q выполн ть операцию делени , а устройства 4 требуют дл  своей реализации значительных аппаратурных затрат.

Наиболее близким по технической

5 сущности к предлагаемому изобретению  йл етс  арифметическое устройство 5, содержащее четыре регистра , первый сумматор, блок вентилей, причем выход первого регистра под20 ключей к входу блока вентилей, выход которого подключен к первому входу первого сумматора, выход суммы которого подключен ко входу второго регистра, выход которого подключен

25 ко второму входу первого сумматора, выход переноса которого подключен ко входу третьего регистра, выход которого подключен к третьему входу первого сумматора и входу первого

30 регистра, а выход младшего разр да

четвертого регистра соединен с выходом устройства.

Однако это устройство не может выполн ть операции делени , поскольку в отличие от операции умножени , операци  делени   вл етс  рекурсивной , т.е. очередную цтерацию нель-; э  начинать до завершени  предыдущей , так как знак частичного остатка , полученного на данной итерации, определ ет какую операцию (сложени  или вычитани ) следует выполнить на очередной итерации,, а знак частного остатка может бкть получен лишь после выполнени  операции сложени  (вычитани ) с распространение переносов на п разр дов на данной итерации,, что не позвол ет осуществить сумматор с разделением цепей суммы и переноса.

Целью изобретени   вл етс  расширение функциональных возможностей устройства, заключающихс  в обеспечении выполнени  операции делени .

Поставленна  цель достигаетс  тем, что в устройство, содержащее четыре регистра, первый сумматор, блок вентилей, причем выход первого регистра подключен ко входу блока вентилей, выход которого подключен к nepBO ;ty входу первого сумматора, выход суммы которого подключен к входу второго регастра, выход которого подключен ко второму входу первого сумматора, выход переноса которого подключен ко входу третьего регистра, выход которого подключен к третьему входу первого cyм taтopa и ко входу первого регистра, а выход младшего разр дачетвертого регистра соединен с выходом устройства, введены второй и третий сумматоры, причем выход суммы старших разр дов первого сумматора подключен к первому входу второго сумматора, выход переноса старших разр дов первого сумйатора подключен ко второму входу второго сумтора , выход млалших разр дов четвертого регистра подключен к первому входу третьего сумматора, выход которого подключен ко входу млаууа х разр дов четвертого регистра, второй вход третьего сумматора соедине ; с ВХОДСЛ1 устройства. ji . На чертеже показана структурнг1Я схема предлагаемого устройства.

Арифметическое устройство содержит первый регистр 1, четвертый регистр 2, второй регистр 3, третий регистр 4, первый сумматор 5, блок- вентилей 6, второй сумматор 7, третий сумматор 8, вход устройства 9, выход устройства 10.

Выходы цепей переноса первого суматора 5 подключены со сдвигом влево на один разр д ко входам третьего регистра 4. Выходы цепей пе .реноса старших разр дов первого

сумматора 5 подключены со сдвигом влево на один разр д ко вторым входам второго сумматора 7. На вторые входы третьего сумматора 8 поступает посто нный сигнал единицы младше , го разр да регистра 2 с входа устройства.

Блок вентилей б содержит цепи передачи пр мым и обратным (дополнительным ) кодом, разр дность сумQ маторов 7 и 8 меньше разр дности устройства, а регистры 2, 3 и 4 содержат цепи сдвига влево и вправо .

При работе в режиме умножени  не используютс  второй сумматор

5 7, третий сумматор 8 и-цепи сдвига влево регистра 2, регистра 3 и регистра 4. Устройство выполн ет операцию умножени , начина  с младших разр дов множител , со сдвигом

0 частичного произведени  и множител  на один разр д вправо на каждой итерации точно так же. как известное устройство 4.

Регистр 1 предназначен дл  хранени  множимого, регистр 2 дл  хранени  множител , сумматор 5 дл  формировани  кода частичного произведени . На выходах цепей суммы сумматора 5 образуетс  код поразQ р дных сумм частичного произведени , а на выходах цепей переноса сумматора 5 - код переносов частичного произведени . Регистр 3 предназначен дл  хранени  поразр дC ных сумм частичного произведени , а регистр 4 - дл  хранени  кода переносов частичного произведени . Устройство работает циклически. На L-ой итерации., где , 2,..., п, с выхода младшего разр да регистра 2 снимаетс  очередна  цифра множител . Код поразр дных суМм частичного произведени  поступает из регистра 3 на вторые входы сумматора 5. Код переносов частичного

5 произведени  поступает из регистра 4 на третьи входы сумматора 5. Если цифра множител  равна нулю, то передачи множимого из регистра 1 через блок вентилей б на первые

Q входы сумматора. 5 не происходит. Если цифра множител  равна единице , то происходит передача множимого из регистра 1 через блок вентилей 6 в пр мом коде на первые входы сумматора 5, в котором происходит операци  сложени  без распространени  переносов. Код поразр дщлх, сумм результата операции сложени  с выходов цепей суммы сумматора 5 поступает на входы регистра 3. Код

0 переносов результата операции сло .жени  с выходов цепей переноса сумматора 5 поступает со сдвигом влево на один разр д на входы регистра 4. В конце i-ой итерации происходит

5 сдвиг содержимого регистра 2, регистра 3 и регистра 4 на один раэр д вправо. В результате в младшем разр де регистра 2 оказываетс  очередна  цифра множител , в регистре 3 - код поразр дных сумм очередного частичного произведени , а в регистре 4 - код переносов очередного частичного произведени .

После п-кратного повторени  итераций в регистре 3 и в регистре 4 оказываетс  результат - вычисленное значение произведени , представленное в двухр дном коде, при этом.в регистре 3 оказываетс  код поразр дных сумм произведени , а в регистре 4 оказываетс  код переносов произведени  ,

Преобразование произведени  из двухр дного кода в обыкновенный однор дный двоичный код выполн етс  дополнительной итерацией. Код переносов произведени  из регистра

4поступает на входы регистра 1 и. не поступает на третьи входы сумматора 5. В сумматоре 5 Зс1мыкаютс  разделенные цепи суммы и переноса, т.е. сумматор 5 на дополнительной итерации работает по схеме сумматора с последовательным (сквозным) переносом. Код поразр дных сумм произведени  из регистра 3 поступает на вторые входы сумматора. Код переносов произведени  из регистра 1 через блок вентилей 6 поступает в пр мом коде на первые входы сумматора 5. В сумматоре 5 происходит операци  сложени  с распространением переносов на п разр дов. В результате на выходах цепей суммы сумматора

5образуетс  произведение, представленное в обычном однор дном двоичном коде, которое с выходов цепей суммы сумматора 5 поступает на входы регистра 3. В регистре 3 оказываетс  результат - вычисленное значение произведени .

При работе в режиме делени  не используютс  цепи сдвига вправо регистра 2, регистра 3 и регистра 4. Устройство выполн ет операцию деле- ни  со сдвигом частичного значени  частного влево на один разр д на каждой итерации без восстановлени  отрицательного частичного остатка операции делени .Регистр 1 предназначен дл  хранени  делител , регистр 2 дл  хранени  частичного значени  частного.. Су матор 5 предназначен дл  формировани  кода частичного остатка. Поскольку цепи суммы и переноса сумматора 5 разделены, частичный остаток образуетс  на выходах сумматора 5 в двухр дном коде. При этом на выходах цепей суммы сумматора 5 образуетс  код поразр дных сумм частичного остатка, а на вы;содах цепей переноса сумматора 5 образуетс  код.

переносов частичного остатка. Регистр 3 предназначен дл  хранени  кода поразр дных сумм частичного остатка, а регистр 4 - дл  хранени  кода переносов частичного остатка .

Устройство работает циклически. На L-ОЙ итерации, где , 2, 3,..., п+п/(т-1), код поразр дных сумм частичного остатка поступает из регистра 3 на вторые входы суммато0 ра 5 . Код переносов частичного остатка поступает из регистра 4 на третьи входы сумматора 5. Если частичный остаток отрицательный, то происходит передача делител  из

5 регистра 1 через узел вентилей б в пр мом коде на первые входы сумматора 5. Если частичный остаток по- ложительный, то происходит передача делител  из регистра 1 через

0 блок вентилей б в обратном (дополнительном ) коде на первые входы сумматора 5, в котором происходит операци  сложени  без распространени  переносов. Код поразр дных сумм ,

5 результата операции сложени  с выходов цепей сумматора 5 поступает на входы регистра 3. Код переносов результата операции сложени  с выходов цепей переноса сумматора 5 поступает со сдвигом влево

0 на один разр д на входы регистра 4. Старшие m разр дов кода поразр дных сумм частичного остатка с вы- ходов m старших разр дов цепей суммы сумматора 5, поступающие на пер5 вые входы сумматора б, и старшие m разр дов кода переносов частичного остатка с выходов m старших разр дов цепей переноса сумматора 5, поступающие со сдвигом влево на

0 один разр д на вторые входы сумматора 7, склгщываютс  в сумматоре 7 и на его выходах образуетс  обычный двоичный однор дный код старших разр дов частичного остатка.

5 Младшие m разр дов частичного зна-. чени  частного с выходов млсщших m разр дов регистра 2 поступают на входы сумматора 8. На вторые входы сумматора 8 подан посто нный

0 сигнал единицы младшего разр да регистра 2. Если частичный остаток положительный, в сумматоре 8 происходит операци  сложени  m младших разр дов частичного значени  част5 ного и единицы-младшего разр да. Если частичный остаток отрицательный , в сумматоре 8 происходит операци  вычитани  m младших разр дов частичного значени  частного и единицы младшего разр да. Результат

Claims (5)

1. 0 операции сложени  (вычитани )- с выходов сумматора 8 поступает на входы m младших разр дов регистра 2. jB конце i-ой итерации происходит 5 содержимого регистра 2, регистра 3 и регистра 4 на один разр д влево. В результате в регистре 2 оказываетс  очередное частичное значение частного, в регистре 3 оказываетс  код поразр дных сумм очередного частичного остатка, а в регистре 4 оказываетс  код переносов очередного частичного остатка. К моменту определени  точного значени  частичного остатка на L-ой итерации может возникнуть ошибка частичного остатка, значение которой меньше 2. На (1+1)-оЛ итерации значение этой ошибки удваиваетс , т.е. будет меньше . Кроме того на (1+1)-ой итерации может возникнуть ошибка, значение которой меньше 2, Суммарна  ошибка t-ой итерации и (1+1)-ой итерации будет меньше . После выполнени  m итераций ошибочными будут все старшие m разр дов. Дл  компенсации данной ошибки {т-1)-а , 2(т-1)-а , 3(пп-1 )-а ,...итерации повтор ютс  дополнительно еще один раз, причем в конце C(m-1)-ll -ой. 2 (т-1)-П-ой, СЗ (п)-1)-l3 Ой-, . итерации сдвиг содержимого регистра 2, регистра 3 и регистра 4 на один разр д влево не происходит. При этом компенсируетс  искажение m старших разр дов частич ного остатка. После |п+п/(т-1)}-кратного повто рени  итераций в регистре 2 оказыва етс  результач; - вычисленное значение частного, представленное в обык новенном двоичном однор дном коде. Эффективность изобретени  заключаетс  в обеспечении выполнени  опе рации умножени  и делени  двоичных чисел за счет выполнени  операции сложени  без распространени  переносов на п разр дов. Формула изобретени  Арифметическое устройство, содер щее четыре регистра, первый сумматор , блок вентилей, лричем выход первого регистра подключен ко входу блока вентилей, выход которого подключен к первому входу первого сумматора, выход суммы которого подключен ко входу второго регистра, выход которого подключен ко второму входу первого сумматора, выход переноса которого подключен ко входу третьего регистра, выход которого подключен к третьему входу первого сумматора и ко входу первого регистра , а выход младшего разр да четвертого регистра соединен с выходом устройства, о тл ичающее с   тем, что, с целью расширени  функциональных возможностей за счет выполнени , кроме операции умножени , операции делени , в него введены второй и третий сумматоры, причем выход суммы старших разр дов первого сумматора подключен к первому входу второго сумматора, выход переноса старших разр дов первого сумматора подключен ко второму входу второго сумматора, выход младших разр дов четвертого регистра подключен к первому входу третьего сумматора , выход которого подключен ко входу младших разр дов четвертого регистра, второй вход третьего сумматора соединен со входом устройства . Источники информации, прин тые вовнимание при экспертизе 1.Папернов А.А. Логические основы цифровой вычислительной техники . М., 1972, с. 191-201 и с. 225-240.
2. 2.ASlOpcKoe свидетельство СССР 255648, кл. G 06 F 7/54, 1969.
3. 3.Авт-орское свидетельство СССР 482740,. кл. G 06 F 7/52, 1975.
4. 4.Патент Франции 2098559, кл. G 06 F 7/00, 1972.
5. 5.Дроздов Е.А.и др. Многопрограммные цифровые вычислительные машины, М., 1974, с. 261-266 (прототип ) .

   Ю