SU1056183A1 - Устройство дл делени чисел - Google Patents

Description

.BTopojo, третьего, четвертого, п того , шестого и седьмого сумматоров, при этом узел образовани  частного содержит элементы неравнозначности, и и ИЛИ,, причем первый и второй входы узла подключены к первым входам первого и второго элементов не1 равнозначности соответственно, третий вход узла подключен к вторым вхолйм первого и второго элементов неравнозначности и к первым входам

п того,

четвертого(

:третьего,

шестого, седьмого и восьмого элементов неравнозначности, вторые входы которых подключены,к jleTBepToMy, п тому, шестому,седь- мому,, восьмому и дев тому входам узла соответственно, первый вход первого элемента И подключен к пр мому выходу седьмого элемента не .равнозначности, инверсный выход которого подключен к первому входу второго элемента И, второй вход которого подключен к второму входу второго элемента И и к пр мому выходу четвертого элемента неравнозначности , инверсный выход которого подключен к первым входам третьего и четвертого элементов- И, второй вход которого подключен к пр мому выходу .восьмого элемента неравнозначности, инверсный выход которого подключен к второму входу третьего элемента И третий вход которого подключен к третьим входам первого, второго и четвертого элементов И и к инверснo y выходу второго элемента неравнознфчности , пр мой выход которого подключен к первым входам п того, шестого,седьмого и восьмого элементов И, второй вход которого подключен к второму входу шестого элемента И и к инверсному выходу третьего элемента неравнозначности, пр мой выход которого подключен к вторым входам п тогр и седьмого элементов И, третий вход которого подклю-

чен к инверсному выходу п того элемента неравнозначности, пр мой выход которого подключен к третьему входу п того элемента И, третий вход Эосьмого элемента И подключен к выходу шестого элемента неравКозначности , инверсный выход которого подключен к третьему входу шестого элемента И,информационные входы: узла подключены к выходам дев того, дес того и одиннадцатого элементов не|з&внозначности соответственно, ервые входы которых подключены к дополнительному управл ющему выходу узла и к пр мому выходу первого элемента неравнозначности, инверсный выход которого подключен к дополни- тельному управл ющему выходу узла, вторые входы дев того, дес того и одиннадцатого элементов неравнозначности подключены к выходам первого, второго и третьего элементов ИЛИ соответственно, первый вход которого .подключен к первым входам первого и второго элементов ИЛИ и к выходу третьего элемента И, второй ,вxoji первого элемента ИЛИ подключен к выходу второго элемента И и к второму входу третьего элемента ИЛИ, третий вход которого подключен к выходу шестого элемента И и к второму входу второго элемента ИЛИ, третий вход которого подключен к выходу четвертого элемента И и к третьему входу первого элемента ИЛИ, четвер тый вход которого подключен к выходу первого элемента И, выход седьмого элемента И подключен к четвер- JEPiiy входу третьего элемента ИЛИ, , выход восьмого элемента И подключен к четвертому входу второго элемента ИЛИ.первый,второй,третий/четвертый, п тый, шестой, седьмой и вось1мой управл к дие выходы узла подключены к выходам первого, вось- мого, четвертого, седьмого, шес;нно того, второго, третьего и п того элементов И соответственно

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных арифметических устройствах дл  быстрого делени  двоичных чисел, представленных в дополнительном коде.

Известно устройство дл  делени  ДВОИЧНЫХчисел, формирующее в каждом цикле К цифр 4acTHoro.(k 2, 3,4,5,...) и содержащее регистры делимого и делител , регистр частного с цепью сдвига, блок умножени , вычитатель, шифратор предсказани  k цифр частного, регистр адреса, блок пам ти, регистры верхнего и нижнего значений k цифр

частного, группы элементов И, причем входы шифратора предсказани  k цифр частного соединены с выходами k старших разр дов регистров делимого и делител  1 .

Недостатками известного устройстг эа  вл ютс  невозможность делени  чисел в дополнительном коде и низкое быстродействие ввиду большой длительности цикла формировани  i цифр частного (k цифр частного в известном устройстве формируютс  по многотантному принципу: минимал ное число тактов в цикле равно 2, максимальное ( k + 1) . Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  делени  чисел, содержащее регистры делимого и делител , регистр частного с цепью сдв га, сумматор, коммутатор и узел об зовани  цифр частного, причем выход регистра делимого соединен с первы входами сумматора и коммутатора, второй вход сумматора соединен с выходом регистра делител , а выход соединен с вторым входом ком мутатора, выходы знаковых разр дов регистров делимого и делител , а также сумматора соединены с входами узла образовани  цифр частного, управл ющие входы регистров делимого , делител  и частного, коммута тора и узла образовани  цифр частного соединены с входом устройства , выход узла образовани  цифр частного соединен с входом младааего разр да регистра частного I Недостатками известного устройс ва  вл ютс  невозможность делени  чисел в дополнительном коде и низкое быстродействие, вызванное в первую очередь тем, что в каждом цикле работы устройства формируетс  только одна двоична  цифра част ного. Цель изобретени  - повышение бы родействий путем одновременного фop ровани  в цикле нескольких двоич|ных цифр частного и расширение области применени  за счет возможнос делени  чисел в дополнительном код Поставленна  цель достигаетс  тем, что устройство дл  делени  чи сел, содержащее регистры делимого и делител , регистр частного, первый сумматор, первый коммутатор и узел образовани  частного, причем выход регистра делимого подключен к первым информационным входам пер вого сумматора и первого коммутатора , информационный выход первого сумматора подключен К второму информационному входу первого коммутатора , выход которого соединен с информационным входом регистра делимого, выходы знаковых разр дов регистра делител  и первого сумматора подключены к первому и второму входам узла образовани  частного соответственно, входы прие ма информации регистров делимого и делител  и вход приема и сдвига информации регистра частного подключе к управл ющему входуустройства, дополнительно содержит второй,тре тий, четвертый, п тый, шестой и сумматоры и второй коммута-. тор, причем первые информационные входы второго и четвертого сумматоров подключены к выходу регистра делимого, первые информационные входы третьего и шестого сумматоров подключены к информационному выходу первого сумматора, первый информационный вход п того сумматора подключен к информационному выходу второго сумматора и к третьему информационному входу первого коммутатора, четвертый, п тый, шестой и седьмой информационные входы которого подключены к информационным выходам четвертого , п того, шестого и седьмого сумматоров , первый информационный вход которого подключен к информационному выходу третьего сумматора и к восьмому, информационному входу первого коммутатора , первый , второй, третий, четвертый , п тый, шестой, седьмой и восьмой, управл ющие входы которого подключены к управл ющим выхоДс1М узла образовани  частного соответственно, третий, четвертый, п тый, шестой, седьмой, восьмой и дев тый входы которого подключены к выходам знаковых разр дов . регистров делимого, второго, третьего , четвертого, п того, шестого и седьмого сумматора соответственно, пр мой и инверсный информационный выходы регистра делител  подключены к первому и второму информационным входам второго коммутатора, выход которого подклк чен к вторым информационным входам первого, второго, третьего, четвертого, п того, шестого и седьмого сумматоров, первый, второй и третий информационные входы регистра частного подключены к информационным выходам узла образовани  частного соответственно, дополнительный управл ющий выход занесени  пр мого и инверсного кодов которого подключен к дополнительному одноименному управл ющему входу регистра частного и к одноименным управл ющим входам второго коммутатора и первого, второго, третьего, четвертого, п того, шестого и седьмого сумматоров, при этом узел образовани  частного содержит элементы неравнозначности, И и ИЛИ, причем первый и второй входцл узла подключены к первым, входам первого и второго элементов неравнозначности соответственно, третий вход узла подключен к вторым входам первого и второго элементов неравнозначности . и к первым входам третьего, четвёртого , п того, шестого седьгАэго и восьмого элементов неравнозначности , вторые входы которых подключены к четвертому, п тому, шестому, седьмому, восьмому и дев тому входам узЛа соответственно, первый вход первого элемента И подключей к пр мому выходу седьмого элемента неравнозначности, инверсный выход которого подключен к первому входу второго элемента И, второй вход которого подключен к второму входу первого элемента И и к пр мому выходу четвертого элемента неравнозначности , инверсный выход которого подключен к первым входам третьего и четвертого элементов И, второй вход которого подключен к пр мому выходу восьмого элемента неравнозначности , инверсный.выход котрого подключен к второму входу третьего -элемента И, третий вход которого подключен к третьим входам первого, второго и четвертого элементов И и к инверсному выходу второго элемемта неравнозначности, пр мой выход которого подключен к первым входам п того/ шестого, седьмого и восьмого элементов И, второй вход которого подключен к второму входу шестого элемента И и к инверсному выходу третьего элемента неравнозначности , пр мой выход которого подключен к вторым входам п того и седьмого элементов И, третий вход которого подключен к инверсному п того элемента неравнозначности , пр мой выход которого подключен к тpeтьe 1y входу п того элемента-И, третий вход восьмого элемента И подключен к пр мому выходу шесто- го элемента неравнозначности, инверсный выход которого подключен к третьему входу шестого элемента П, информационные входы узла подключены к выходам дев того, дес того и одиннадцатого элементов неравнрэначности соответственно, первые входы которых подключены к дополнительному управл ющему выходу узла и к пр мому выходу.первого элемента неравнозначности, инверсный выход которого подключен к дополнительному управл ющему выходу узла, вторые входы дев того, дес того и одиннадцатого элементов неравнозначности прдключены к выходам первого, второго и третьего элементов ИЛИ соответственно, первый вход которого подключен к первым входам,первого и второго элементов ИЛИ и к выходу третьего элемента И, второй вход первого элемента ИЛИ подключен к выходу второго элемента Инк второму входу третьего элемента ИЛИ, третий вход которого подключен к выходу шестого элемента И и к второму входу второго элемента ИЛИ, третий вход которого подключен к выходу четвертого элемента И и к третьему вход первого элемента ИЛИ, четвертый вход которого подключен к выходу первого элемента И, выход седьмого элемента И подключен к четвертому

входу третьего элемента ИЛИ, выход восьмого элемента И подключен к четвертому входу второго элемента ИЛИ, первый,второй,третий,четвертый,п тый , шестой,седьмой и восьмой управл ющие выходы узла подключены квыходам первого, восьмого, четвертого , седьмого, шестого, второгр., третьего и п того элементов И соответственно .

На фиг. 1 приведена структурна  i .схема устройства дл  делени  чисел (рассматриваетс  случай, когда число k одновременно формируемых в

цикле двоичных цифр частного равно трем); на фиг. 2 - функциональна  схема узла образовани  цифр частного на фиг. 3 - функциональна  схема i-ro разр да первого комму0 татора.

Устройство дл  делени  чисел фиг. 1) содержит сумматоры 1-7, регистры 8 и 9 делимого и делител 

5 соответственно, регистр 10 частного с цепью однотактного сдвига информации на три двоичных разр да в направлении старших разр дов, коммутатор 11, коммутатор 12,. узел 13 образовани 

0 в одном цикле работы устройства трех двоичных цифр частного, вход 14 устройства (на этот вход поступают синхроимпульсы , управл ющие приемом информации в регистры 8-10, а также

5 ее сдвигом в регистре 10, частного) , вход 15 знака делимого (на этот вход посто нно подаетс  значение знакового разр да делимого) . Выход регистра 8 делимого соединен с первыми

п входами сумматоров 1, 2 и 4 соответ ,стренно, выход сумматора 1 соединен

с первыми входами третьего и шестого J сумматоров 3 и б соответственно,выход сур.шатора 2 соединен с первым входом

п того сумматора 5, выход суммато .ра 3 соединен с первым входом седь-, мого сумматора 7,вторые входы сумма-, торов 1-7 соединены с выходом второго . коммутатора 12, первый и второй входы которого соединены с пр мым и инверсным выходами регистра 9 делите.п  выходы регистра 8 делимого и сумматоров 1-7 соединены с входами первого коммутатора 11, выход которого соединен с входом регистра 8 делимого,

вход 15 знака делимого, а также выходы 16-23 знаковых разр дов регистра 9 делител  и сумматоров 1-7 соответственно соединены с входами узла 13 образовани  трех двоичных цифр

частного, перва  группа выходов которого соединена с управл к дими входами первого коммутатора 11, а втора  группа выходов соединена с входом трех млад:5111их двоичных разр дов ре-гистра частного. Дополнительный выход 24 узла 13 образовани  трех двоичных цифр частного соединен с входом регистра 10 частного, с управл ющим входом коммутатора 12 и с цеп ми входных переносов сумматоров 1-7.

В устройстве все регистры могут быть построены, например, на двутакных синхронных D-триггерах, а все сумматоры комбинационного типа - со сквозным либо ускоренным формированием разр дных переносов. С целью обеспечени  максимально возможного быстродействи  устройства в нем необходимо использовать сумматоры с ускоренным формированием разр дных

.переносов. Однако этого же быстродействи  можно достичь при меньших аппаратурных затратах, если в устройстве испрльзовать сумматоры без распространени  переносов ( сумматорв с сохранением переносов), организовав при этом ускоренное формирование переносов только в их знаковые разр ды. Структура устройства

при этом не измен етс , если предполагать , что на выходной шине каждого сумматора результат формируетс  в двухр дном коде (т.е. в виде двух чисел), а регистр 8 делимого имеет такую разр дность, что обеспечивает хранение промежуточных остатков в двухр дном коде.

С ПОМОЩЬЮ сумматоров 1-7 формируютс  результаты при всех возможных пут х развитии вычислительного .процесса определени  трех двоичных

(Y + Y, 4 У, t У)ф(Х,уфХ„) (Y4 4 Y,- +- 7)®

цифр частного по алгоритму делени  с восстановлением остатка. Чтобы отразить этот цепной (ветв щийс ) процесс, сумматоры (фиг. 1) изображены в виде пирамиды. В первой

ступени этой пирамиды наход тс  сумматоры 4-7, во второй ступени сумматоры 2 - и 3 и в третьей ступени пирамиды расположен первой сумматор 1. Число ступеней пирамиды рав0 но числу одновременно формируемых в цикле двоичных цифр частного. Так, например, при значении |( 5 пирамида сумматора п тиступенчата , причем ее перва  ступень должна вклю5 чать шестнадцать сумматоров.

Узел 13 образовани  частного /фиг. 2| содержит одиннадцать элементов неравнозначности 25 - 25, восемь элементов И 26 - 26g и

- три элемента ИЛИ 27 - 27j. Один разр д первого коммутатора 11 (фиг. 3) содержит восемь элемент ов И 28, - 28 и элемент ИЛИ 29. Узел 13 образовани  цифр частного

формирует сигналы У , Vj , У ,.. . , УЗ / управл ющие работой первого коммутатора 11, а также образует три двоичные цифры частного L,,LV) L в соответствии с алгоритмом делени  с восстановлением остатка в

0 предложении, что делимое и делитель представлены в дополнительном коде. Формирование управл ющих сигналов У + yg и цифр частного L , 1-2 и L может осуществл тьс , напри5 ,мер, в соответствии со следующими логическим выражени ми:

Здесь, например, через У-j обозна чен управл ющий сигнал, под действием которого коммутатор 11 осуществл ет выборку результата, сфоримрованного на выходе сумматора с пор дковым номером 7 (фиг. 1), Х обозначает логическую переменную, равную значению знакового разр да на выходе 16 регистра 9 делител  ((х 1, если делитель отрицательный., в противном случа , 0), L,,, L соответственно старша  и вnaдшa  двбичные цифры частного из трех формируемых одновременно в цикле цифр.

сумматора 1

+ 100

+. 010 + 110

3 4 + 001 + 011

5 + 101

6

+ 111 1

й

регистра делимого

Кроме рассмотренных функций узел 13 образовани  цифр частного формирует на своём выходе 24 сигнаХ/15® Xfg) , которые,

лы Х, (X24 вo-пepвыx, управл ют работой коммутатора 12 (если знаки делимого и делител  не совпадают, то на вход коммутатора 12 передаетс  пр мое значение делител , в противном случае инверсное), во-вторых, формируют знаковый разр д частного (если знаки делимого и делител  не совпадают , то в соответствувдций разр д

На фиг, 2 приведена функциональ а  схема узла 13 образовани  цифр частного, работающа  в соответствии с приведенными логическими выражени ми . Эта схема, как и приведенные выше логические выражени , не  вл етс  единственной, Возможны и другие ее модификации .

В таблице приведены сведени , по сн ющие принцип формировани  узлом 13 кода L, Lg L трех двоичных цифр частного.

100

- 100

011

101

010 001 110 001 110 011 100

101 010

111 000

111

000

000

регистра 10 частного записываетс  единица), в-третьих, образуют сигналы входных переносов сумматоров 17 когда знаки делимого и делител  совпадают, то на вторые входы сумматоров с выхода коммутатора 12 подаетс  инверсный код делител , а в качестве входных переносов сумматоров используетс  сигнал логической единицы ) .

В устройстве с помощью сумматоров 1-7 и, коммутатора 12 производ тс  либо только суммировани  содержимого регистра 8 делимого или резуль тата некоторого сумматора и содержи го регистра 9 делител  если знаки делимого и делител  не совпадают), либо только вычитани  из содержимого регистра 8 делимо,го или из результата некоторого сумматора содер жимое регистра 9 делител  (если .зна ки . делимого и делител  совпадают) А поэтому сумматоры 1-7 можно заменить управл емыми сумматорами-вычитател ми 1-7, исключив при этом из устройства второй коммутатор 12 /фактически же мы этим не исключаем из устройства второй коммутатор 12, а включаем его в каждый сум матор, так как сумматор-вычитатель можно рассматривать как сумматор с коммутатором на входе). Это может оказатьс  целесообразным при исполь зовании в устройстве унифицированных интегральных схем, например, четырехразр дных АЛУ серии К 155 (интегральна  схема 155 ИПЗ-выполн ет-нар ду со сложением вычитание чисел). На фиг. 3 показана функциональна  схема i-го разр да коммутатора 11, где, например s обозначает значение суммы на выходе i-ro разр да сумматора с пор дковым номером 7 (фиг. 1). На входы i-ro разр да коммутатора 11 поступают значени  (i + 1)-ых разр дов сумматоров 2,3 и (i + 2)-ЫХ разр дов сумматора 1 и регистра 8 делимого (i-ый разр д имеет более высокий вес, чем (i + 1)-ый разр д). Коммутатор 12 работает подобно коммутатору 11, однако он значительно проще и содержит в каждом разр де элемент 2И - 2ИЛИ. Устройство дл  делени  чисел работает следующим образом. В исходном состо нии в регистре 8 делимого хранитс  дополнительный код делимого X, в регистре 9 делител  - дополнительный код делител  У, регситр 10 частного обнулен (здесь предполагаетс , что делимое и делитель нормализованные дроби). Все сумматоры устройства практически начинают работать одновремейно . На выходах этих суммато ров формируютс  результаты при всех возможных пут х развити  вычислител ного процесса определени  трех наи лее старших двоичных цифр частного по алгоритму делени  с восстановлением остатка. При этом выполн ютс  либо т олько суммировани  содержимого регистра 8 делимого или резул тата некоторого сумматора и содержимого регистра 9 делител  на выход коммутатора 12, под действием сигнала на выходе 24 узла 13 образ вани  цифр .частного, передаетс  пр мой крд делител ), либо только вычитани  из содержимого регистра В делимого ИЛИиз результата некоторого сумматора содержимого регистра 9 делител  { на выход коммутатора .12 передаетс  инверсный код делител ). Суммировани  осуществл ютс  тогда, когда знаки делимого и делител  разные, в противном случае производ тс  вычитани . Очевидно, что в одном цикле определени  трех двоичных цифр частного только один из восьми результатов может быть правиль ным выбор правильного результата осуществл етс  с помощью управл ющих сигналов У + У) . По истечении времени, равного примерно времени суммировани  двух Птразр дных двоичных чисел, коммутатор 11 выбирает в качестве первого остатка результат либо одного из семи сумматоров 1-7, либо содержимое регистра 8 делимого (в первом цикле при нормализированных делимом и делителе выборка содержимого регистра 8 невозможна), который с разрешени  сигнала на входе 14 устройства записываетс  в регистр 8 делимого со сдвигом влево на один двоичный разр д. Одновременно с выборкой комлф татором 11 первого остатка и записью его в регистр 8 делимого в узле 13 образуютс  три наиболее старшие двоичные цифры частного в соответствии с приведенными ранее соотношени ми, значени  которых записываютс  соответствующим образом в три младших двоичных разр да регистра 10 частного, после чего в нем осуществл етс  однотактный сдвиг информации на три двоичных разр да в сторону его старших разр дов . На этом первый цикл определени  трех наиболее старших двоичных цифр частного заканчиваетс . Определение других цифр частного осуществл етс  аналогичным образом. После выполнени  п/3.циклов в регистре 10 частного будет сформировано П-разр дное двоичное частное. В последнем цикле работы устройства сдвиг влево информации в регистре 10 частного не производитс , но, если знак частного отрицательный, выполн етс  рибавление единицы к его младшему разр ду (этим осуществл етс  преобразование частного из обратного кода в дополнительный). Очевидно, что дл  получени  более точного значени  частного число циклов должно быть определенным образом увеличено. Ниже приведены два примера, по сн ющие принцип работы и структурные особенности устройства. Прин то, что делимое Х| 0,11001 и делитель |у1 0,10011. Б примерах вычисленн  расположены подобно тому, как размещены сумматоры на структурной схеме устройства ( фиг. 1}. Из приведенных примеров видно, что при делении одних и тех же чисел с разнымк . знаками правильный вычислительный процесс развиваетс  в одном и том же направлении. Использование в устройстве дл  делени  чисел в

1Певрый цикл определени  цифр частного

(0,1,0)

0,10100

+1 01101

о ,00001

0,00010

(-1 01101

1,01111

в регистре 10 будет сформировано; частное L 01010, а в регистре 8 делимого - остаток R 0,00100

Пример 2. ,.

Первый цикл1,00111

определени  цифр частного +0 10011

(0,1,0)

0,01110

hOj lOOll

1,00001

0,00010

ю.юои

0,10101

Второй цикл

определени  цифр частного

n,o,i)

дополнительном коде алгоритма с вос становлением остатка имеет в некоторых случа х существенное преимущество , так как остаток и частное всегда формируютс  правильно и не : требуетс  их дополнительна  коррекци .

пример 1. , .

0,11001 н-1,01101

0,00110

1,01110 +1,01101 ОД101Г

1,10110 И 01101 1,00011

0,00100

(здесь знаковый разр д заключен в квадратик).

Пример 2., .

1,11010

1,0100 1-0,10011

otooTii

0,01110 +0 10011

Т,00001

в.регистре 10 будет сформировано частное L {}- 0,10110, а в регистре 8 делимого - остаток R 1,11100.

Таким образом, предлагаемое устройство примерно в k раз (k 2, 3,4,5,6,.... имеет более высокое быстродействие, чем известное. Это достигаетс  тем, что в предлагаемом устройстве в каждом цикле его работы формируетс  1 двоичных цифр част0 ,01010 40 10011

o,Tiioi

I

ного, в то врем  как в известном

только одна двоична  цифра частного. Длительность же Цикла работы данного устройства примерно така  же, как и в известном, так как в нем все

сумматоры практически начинают работать одновременно. Кроме того, оно имеет более широкую область применени , так как позвол ет организовать деление чисел в дополнительном коде.

. f

2

Claims (1)

1. (54П57) 1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ, содержащее регистры делимого и делителя, регистр частного, первый сумматор,.первый коммутатор и узел образования частного, причем выход регистра делимого подключен к первым информационным входам первого сумматора и первого коммутатора, информационный выход первого сумматора подключен к второму информационному входу первого коммутатора, выход которого соединен с информационным входом регистра делимого, выходы знаковых разрядов регистра делителя и первого сумматора подключены к первому и второму входам узла образования частного соответственно, входы приема информации регистров делимого и делителя и вход приема й сдвига информации регистра частного подключены к управляющему входу устройства, отлича lain' е е с я тем, что, с целью повышения быстродействия и расширения, области применения за счет возможности деления чисел в дополнительном коде, устройство дополнительно содержит второй, третий, четвертый, пятый, шестой и седьмой сумматоры и второй коммутатор, причем первые информационные входы второго и четвертого сумматоров подключены к выходу регистра.делимого, первые информационные входы третьего и шестого сумматоров подключены к * информационному выходу первого сумматора , первый информационный вход пятого сумматора подключен к информационному выходу второго сумматора и к третьему информационному входу первого коммутатора, четвертый, пятый, шестой и седьмой информационные входы которого подключены к информационным выходам четвертого, пятого, шестого и седьмого сумматоров, первый информационный вход которого подключен к информационному выходу тоетьего сумматора и к восьмому информационному входу.первого q коммутатора, первый, второй, третий,® четвертый, пятый, шестой, седьмой и восьмой управляющие входы которого подключены к управляющим выходам узла образования частного соответственно, третий, четвертый, пятый, шестой, седьмой, восьмой и.девятый входы которого подключены к выходам знаковых разрядов регистра делимо- г го, второго, третьего, четвертого, пятого, шестого и седьмого сумматоров соответственно, прямой и инверсный информационный выходы регистра .делителя подключены к первому и 'второму информационным входам вто•рого коммутатора, выход которого подключен к вторым информационным входам первого, второго, третьего, четвертого, пятого, шестого и седьмого сумматоров, первый, второй и третий информационные входы регистра частного подключены к информационным выходам узла образования частного соответственно, дополнительный управляющий выход занесения прямого и инверсного кодов которого подключен к дополнительному одноименному управляющему входу регистра .частного и к.одноименным управляющим _к,входам второго коммутатора и первого^

   SU ...» 1056183 А

   10561831

   ..второго, третьего, четвертого, пятого, шестого и седьмого сумматоров, при этом узел образования частного содержит элементы неравнозначности, и и ИЛИ ,. причем первый и второй входы узла подключены к первым входам первого и второго элементов неравнозначности соответственно, третий вход узла подключен к вторым входам первого и второго элементов неравнозначности и к первым входам^ ^третьего, четвертого, пятого, шестого, седьмого и восьмого элементов неравнозначности, вторые входы которых подключены Четвертому, пятому, шестому,седьмому,. восьмому и девятому входам узла .соответственно, первый вход первого элемента И подключен к прямо'му выходу седьмого элемента неравнозначности, инверсный выход которого подключен к первому входу второго элемента И, второй вход которого подключен к второму входу второго элемента И и к прямому выходу четвертого элемента неравнозначности , инверсный выход которого подключен к первым входам третьего и четвертого элементов- И/ второй вход которого подключен к прямому выходу восьмого элемента неравнозначности, инверсный выход которого подключен к второму входу третьего элемента И, третий вход которого подключен к третьим входам первого, второго и четвертого элементов И и к инверсному выходу второго элемента неравнозначности, прямой выход которого подключен к первым входам пятого, шестого,·седьмого й восьмого элементов И, второй вход которого подключен к второму входу шестого элемента И и к инверсному выходу третьего элемента неравнозначности, прямой выход которого подключен к вторым входам пятого и седьмого элементов И, третий вход которого подклю'чён к инверсному выходу пятого элемента неравнозначности, прямой выход которого подключен к третьему входу пятого элемента И, третий вход восьмого элемента И подключен к прямому выходу шестого элемента неравнозначности, инверсный выход которого подключен к третьему входу шестого элемента И,информационные входы: узла подключены к выходам девятого, десятого и одиннадцатого элементов неравнозначности соответственно, Ъервые входы которых подключены к дополнительному управляющему выходу узла и к прямому выходу первого элемента неравнозначности, инверсный выход которого подключен к дополнительному управляющему выходу узла, вторые входы девятого, десятого и одиннадцатого элементов неравнозначности подключены к выходам первого, второго и третьего элементов ИЛИ соответственно, первый вход которого подключен к первым входам первого и ’второго элементов ИЛИ и к выходу третьего элемента И, второй ..вход первого элемента ИЛИ подключен к выходу второго элемента И и к второму входу третьего элемента ИЛИ, третий вход которого подключен к выходу шестого элемента И и к второму входу второго элемента ИЛИ, третий вход которого подключен к выходу четвертого элемента И и к третьему входу первого элемента ИЛИ, четверо тый вход которого подключен к выходу первого элемента И, выход седьмого элемента И подключен к четвер-' ' тому входу третьего элемента ИЛИ, \ выход восьмого элемента И подключен к четвертому входу второго элемента ИЛИ.первый,второй,третий/четвертый, пятый, шестой, седьмой и восьмой управляющие выходы узла ‘подключены к выходам первого, вось- мого, четвертого, седьмого, шестого, второго, третьего и пято- ‘-^но го элементов И соответственно