SU705478A1 - Вычислительное устройство - Google Patents

Description

(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

1

Изобретение относитс  к области цифровой вычислительной техники и пред лазначено дл  решени  задач управлени , содержащих операции извлечени  корн , при жестких требовани х к весу и габаритам устройства.

Реализаци  известных устройств извлечени  квадратного корн  требует больших затрат оборудовани .

Известно вычислительное устройство, содержащее регистры пам ти, согласую- щие регистры групп разр дов первого и второго операндов, согласующий регистр группы разр дов множител -част-ного , формирователь разр дов частного, коммутатор считывани , коммутатор записи, согласующий элемент задержки , сумматор, коммутатор-умножитель , триггер знака суммы, согласующий регистр группы разр дов результата, узел формировани  адреса регистра пам ти , бпок умножени  на масщтабный коэффициент 2 , причем первый, и хретий входы коммутатора-умножител 

соединены с. выходами формировател  раз р дов частотного и согласующих peгиctров групп разр дов второго операнда и множител -частного, входы которых подключены к выходу коммутатора считывани , входы которого соединены с выходами регистров пам ти, выход согласующего регистра группы разр дов первого операнда соединен через согласующий элемент задержки с первым входом сумматора, второй вход которого подключен к выходу коммутатора-умножител ,а выход - ко входу триггера знака суммы , другому входу формировател  разр дов частотного и входу согласующего регистра группы разр дов результата, выход которого соединен со входом блока умножени  на масштабный коэффици-

VK

ент 2 , адресные входы регистров пам ти соединены с выходами узла формировани  адреса регистра пам ти, а информационные входы регистров пам ти Соединены с выходами коммутатора записи, ко входам которого подключены выходы 2-i -ых разр дов (,..-, Ц-) блока ум-rr r s- v v - .v--. . ножени  на масштабный коэффициент 2 и выход согласующего регистра группы разр дов множител -частного, другой вход которого соединен с выходом формировател  разр дов частного, первый управл ющий В7ЮД блока умножени  на масштабный коэффициент 2 соединен с шиной показател  масштабного коэффициента, а второй управл ющий вход - с шиной управл ющих потенциалов , котора  соединена также со входом узла формировани  адресов регистров пам ти и с четвертым входом коммутато ра-умножител , выход коммутатора считывани  соединен со входом согласующе го регистра группы разр дов первого операнда 2. В таком устройстве извлечение корн  .осуществл етс  численным интегрированием по Стилтьесу эквивалентной системы дифференциальных уравнений Шеннона программным путем. Однако точность извлечени  корн  методом интенгрировани  в окрестности нул  резко снижаетс  Введение в устройство аппаратной операции изЕшеченй  корн , обеспечивающей независимость точности от значени  аргумента , по известным схемам приводит к значительному усложнению. Целью изобретени   вл етс  расширение фуикциональнь1х возможностей устрой Дтва за счет введени  операции извле1чени  квадратного корн . Дл  достижени  поставленной цели устройство дополнительно содержит элементы 2И-ИЛИ, И, ИЛИ и НЕ, причем К первым входам первой и второй групп входов первого элемента 2И-ИЛИ подключены соответственно выход первого элемента НЕ и единичный выход триггера знака суммы, нулевой выход которого соедййён с первыми входами элемента И и, первой группы входов второго элемента 2И-ИЛИ, выходы элемента И и первого элемента 2И-ИЛИ соединены с гг ть1М входом коммутатора - умножитеHi ,ex(Dflbi второй группы входов второго элемента 2И-ИЛИ соединены с выходом второго элемента НЕ и выходом блока умножени  на масщтаёный коэффициент 2 , который подклю чен также к первому входу элемента ИЛИ, шина управл ю- щй1с потенциалов подключена ко второму   третьему входам элемента И, входу первого глемента НЕ, вторым входам пе вой и второй групп входов первогб элеме та 2И-ИЛИ, второму входу элемента ИЛИ, 8,

,,4.w,-.i,:t-v:,..второму входу первой группы входов второго элемента 2И-ИЛИ и входу второго элемента НЕ, выходы элемента ИЛИ и второго элемента 2И-ИЛИ подключены ко входам коммутатора записи, выход согла. сующего регистра группы разр дов множител -частного подключен к другому входу согласующего регистра группы разр дов первого операнда. Схема устройства представлена на чертеже. Вычислительное устройство содержит согласующий регистр 1 группы разр дов первого операнда, согласующий эле- . мент 2 задержки, сумматор 3, согласующий регистр 4 группы разр дов результата , согласующий регистр группы разр дов второго операнда 5, коммутаторумножитель 6, формирователь разр дов частногд 7, согласующий регистр группы разр дов множител -частного 8, блок умножени  на масштабный коэффициент 2 9, коммутатор 10 считывайи , оперативное запоминающее (ОЗУ) 11, содержащее регистры пам ти 12 дл  запоминани  результата R, дл  запоминани  константы 11,1, , , 100 - 13, дл  запоминани  константы 00,0 , , , 011 - 14, коммутатор записи 15, узел формировани  адреса регистра пам ти 16, элемент И 17, элементы НЕ 18, . 19, элементы 2И-ИЛИ 20, 21, триггер знака суммы 22, элемент ИЛИ 23, шина показател  масштабного коэффициента 24, шина управл ющих notennnanoB устройства управлени  25. В качестве триггера знака суммы 22 конструктивно может использоватьс  триггер, вход щий в формирователь разр дов частного 7 и используемый дл  запоминани  знака частичного остатка при делении, На чертеже с целью отражени  особенностей извлечени  корн  без детализации схемы формировател  разр дов частного 7, не обладающей какими-либо оео бенност ми, триггер знака суммы 22 . показан отдельным блоком,. , Выход согласующего регистра группы разр дов первого операнда 1 соединен через согласующий элемент задержки 2 со входом сумматора 3, к первому входу коммутатора -умножител  6 подключен выход согласующего регистра группы разрз дов второго операнда 5, ко входам согласующих регистров первого 1 и второго 5 операндов и множител -частного а также формировател  разр дов частного 7 подключен выход коммутатора считывани  10, вход которого соединен , с выходом ОЗУ 11, выход сумматора 3 соединен со входами триггера SHaka сум мы 22 и согласующего регистра группы разр дов результата 4, а также со вторым входом формировател  разр дов част його 7, выход которого подключен ко входу согласующего регистра группы раз р дов множител -частного 8, выход кото рого соединен через коммутатор заййСй 15 с информационным входом ОЗУ 11, со вторым входом коммутатора-умножител  6, к третьему входу которого под-. ключен второй выход формировател  разр дов частного 7, выход согласующего регистра группы разр дов множител  частного 8 соединен со вторым входом согласующего регистра группы разр дов первого операнда 1, выход коммутатора-умножител  6 соединен со вторым входом сумматора 3, ко входам регистра пам ти 12, 13 и 14 подключены выходы узла формировани  адреса. регистра пам ти 16, ко входам элемента 2И-ИЛИ 20 подключены выход элемента НЕ 18 и единичный выход триггера знака суммы 22, нулевой, выход которого соединен со входом элемента И 17 и со входом элемента 2И-ИЛИ 21, ко входу элемента 2И-ИЛИ 21 подключён выход элемента НЕ 19, выходы элемента И 17 и элемента 2И-ИЛИ 20 соединены с п тым входом коммутатора-умножител . 6, выход согласующего регистра группы раз р дов результата 4 соединен со входом блока умножени  на масштабный коэффициент 2 9, к управл ющему входу которого подключена шина показател  масш табного коэффициента 24, выходы второго , четвертого и далее (начина  с-младших ) разр дов 6j3ioKa умножени  на масш табный- коэффициент 2 9 соединены со входе коммутатора записи 15 непосред Ьтвенно, выходы первого и третьего разр дов блока умножени  на масштабный коэффициент 2 9 соединены со входом коммутатора записи 15 через элемент ИЛИ 23 и через элемент 2И-ИЛИ 21 соответственно, а шина управл ющих потенциалов устррйства управлени  25 под ключена ко второму управл ющему Ёходу блока умножени  на масштабный коэффициент 2 9, к объединенным второму входу элемента И 17 и входам элемента 2И-ИЛИ 20, к объединенным третьему входу а емента И 17 и входу элемента НЕ 18, к объединенным входу эйемента 7 86 i 21 и входу элемента НЕ 19, а также ко входам узла формировани  адреса регистров пам ти 16, к четвертому входу коммутатора умножител  6 и ко второму входу элемента ИЛИ 23. Вычислени  в устройстве реализуютс  на основе макрооперации (ax + ioy)-2,(i) -первый операнд; где -второй операнд; -0,1; -- 1,0,1,2 или соответствует группу разр дов множител , на которую одновременно умножаетс  множимое. Дл  реализации приведенного выражени  в ОЗУ выбираетс  три регистра пам ти , в которых хранитс  операнд х, операнду, и  чейка, в которую записываетс  результат, причем, первый -  вл етс  рабочим регистром первого операнда , второй - рабочим регистром isToporo операнда, а третий - рабочим регистром результата. Так как одновреме1 ное обрашение к ОЗУ по трем адресам невозможно , считывание операндов и запись результата производитс  группами разрйдов со сдвигом во времени. Дл  временного хранени  и временного согласовани  в схеме иcпoльзyтоtc   сог асующиё регистры групп разр дов операндов и результата .Разр дность группы выбираетс  таким образом, чтобы суммарное врем  считывани  группы разр дов двух операндов и записи группы разр дов результата не превышало времени обработки дан- ной группы. Так, при времени (периоде.) считывани  (записи) 500 нсек, двухразр дном сумматоре и тактовой частоте работы сумматора 1мГц разр дность группы равна четырем (тетраде). Сдвиг информации в регистрах 1, 4, 5 - непрерывный . ДпА обеспечени  одновременной подачи (компенсации разности времени считывани ) первого и второго операндов на входы сумматора 3 в схеме предусмотрен согласующий элемент задержки 2, причем в общем случае указанный элемент задержки ставитс  В цепи св зи сумматора 3 с регистром операнда, в который информаци  считываетс  в первую очередь. Считывание информации в регистры 1 и 5 (за исключением младших Групп) совмещено во времени с вычислени ми . Коэффициент в макрооперации (1) реализуетс  с помощью коммутатора-умножител  6; при а О инфор- маци  в регистр 1 не считываетс . Сумма (dx+b) с выхода сумматора 3 груп пами разр дов, записываетс  в регистр 4 и далее через блок умножени  на масшгабный коэффициент 9 со сдвигом на 1 к разр дов через элемент ИЛИ 23, элемент 2И-ИЛИ 21 и коммутатор записи 15 записываетс  в ОЗУ 11. Кроме извлечени  корн  в вычи«;лйтел ном устройстве выполн ютс  операции: -сложение; -вычитание; -получение модул ; -умножение; -деление; -интегрирование; -хвантование; -ШсСт запол ци .: ; Дл  управлени  работой вустройство -ПС) шине управл ющих потенциалов устрой ства управлени  25 поступают следующи ЙрйШШсй и потенциалы: -на узел формировани  адреса регист ра пам ти 16 дл  выбора регистра пам  ти результата 12 - признак нечетных ййШ1Ъ1в операций извлечени  корн  и потенциалы записи результатов при выпол- н:ении других операций; -дл  выбора регистра пам ти конста ты 11,1 . . . 100 13 -признак первоШ цШла ЬпёрацИИ извлечени  корн ; -дл  выбора регистра пам ти конста -Т1Ы 00,0 . . 011 14 - признак второго цикла операции извлечени  корн ; -На четвертый вход коммутатора-умножител  6 потенциал х (+1), действующий при извлечении корн  в первом и далее в четных циклах при сложении и квантовании - в первом цикле интeVpиpoЛааййй и 6 тр етьем цикле экстрапол ции; -потенциал х (-1), действующий при вьгчитании и в первом цикле экстрапол ции , и потенциал X (+2), действующий в первом цикле экстрапол ции; ; «. на второй вход элемента И 17 приз Iffaic циклов операции извлё чени  Йорн , начина  с третьего; -на третий вход элемента И 17. по Гейц гай разрешени  инвертировани  вторЪто операнда при извлечении корн ; V , - на третий вход блока умножени  на маспггабный коэффициент 9 потенциал действующий при вьшолнении умно жени ; потенциал 2 , действующий в нечетных циклах. начина  с третьего оп раций извлечени  корн ; потенциал х2 , действующий при целении и в четньгх циклах, начина  с четвертого при.ИчЗвле7 8 чении корн ; потенциал х2 , действующий в первом цикле интегрировани ; по- тенциач Х2°, действующий в первых двух циклах при извлечении корн  и в остальных не оговоренных вьпие операци х или циклах операций; - на второй вход элемента ИЛИ 23 признак четных циклов операции извлечени  корн , начина  с четвертого и исключа  последний; - на вход элемента НЕ 19 признак четньгх циклов операции извлечени  корн  начина  с четвертого. Последние два признака действуют только при записи в ОЗУ младшей группы разр дов результата. Операци  извлечени  корн  двухадресна  и имеет вид V (А1 )( А 2). Первые два цикла операции  вл ютс  подготовительными: в первом цикле константа 11,1 . . . 100 из регистра 13 через коммутатор считывани  10, регистр i, элемент задержки 2, сумматор 3, регистр 4, блок умножени  на масщтабный коэффициент 2 9 (без сдвига), эле-, мент ИЛИ 23, элемент 2И-ИЛИ 21, коммутатор записи 15 записываетс  в регистр 12, ЯВЛЯЮЩИЙСЯ в данной операции рабочей  чейкой промежуточных данных , во втором цикле аналогичным образом константа 00,0 . . . 011 из регистра 14 перезаписываетс  в регистр ОЗУ, Выбираемый адресом А2 команды. Перёд началом третьего цИкла и далее через hi.циклов (hi-разр дность регистра 8) в регистр 8 из ОЗУ 11 по адресу А1 Группами разр дов, начина  со старщей, считываетс  подкоренное выражение. Перед началом п того цикла и далее через два цикла в регистре 8 осуществл етс  сдвиг информации на два разр да вправо. В третьем цикле операции содержимое рабочей  чейки результата 12 (константа 11,1 . . . 100 считьюаетс  в регистр 1, содержимое регистра А2 (константа 00,0. . . 011) считываетс  в регистр 5. На место двух младщих разр дов константы 11,1 . . . 100 в регистр 1 из регистра 8 перезаписываютс  два старщих разр да подкоренного выражени . На .основе записанной в первом цикле операции в триггер знака суммы 22 единицы (знака константы 11,1... 1ОО) на элементе 2И-ИЛИ 2О вырабатываетс  потенциал, открывающий цепь X (+1) коммутатора-у множител  6 и на сумматоре 3 выполн етс  сложение содержимого рег стров 1 и 5. Полученна 

сумма через регистр 4, .блок умножени  на масштабнЬгй коэффициент 2 - 9 (по цепи X 2 ) элемент ИЛИ 23, элемент. 2И-ИЛИ 21, коммутатор записи 15 за сылаетс  в ОЗУ в регистр 12. Знак полученной суммы записываетс  в триггер знака 22 и управл ет цеп ми х(+1) и. ; X (-1) коммутатора-умножител  6 в .следующем нечетном цикле. Выполнение последующих нечетных циклов отличаетс  тем, что вместо константы 11,1 ... 100 используетс  полученна  в преды дущем нечетном цикле сумма, а BMectio константы ОО,0 . . . 011 - полученнбе в предшест1зуК)щем четном цикле очередное приближение корн . В случаеj если знак суммы равен нулю, в последующем, нечетном цикле на элементе И 17 вырабатываетс  сигнал, открьтающий цепь X (-1) коммутатора-умножител  6 и прюизводитс  вычитание содержимого регистра 5 изсодержимого регистра 1, Причем.потенциал разрешени  инвертировани  второго операнда, поступающий на третий вход Элемента И 17 и на вход элемента НЕ 18 действует с момента прохоадени  через коммутатор-умножитель 6 третьего, .начина  с )м ладших, разр да. Первые два разр да содержимого регистра 5, прохо- зо д т через коммутатор-умножитель 6 по цепи x(+i), открытой элементом . 2И-ИЛИ 20 по входу, управл емому элемейтом НЕ 18, а остальные разр ды. начина  с третьего, проход т через ком- мутатор-умножитель 6 по цепи х(-1), управл емой элементом И 17. Так как младший разр д Содержимого регистра 5  вл етс  дополнительным, а во втором (младшем числовом) разр де всегда за.писана единица,в результате инвертировани , начина  с третьего разр да, со держимого регистра 5 образуетс  aqrton- нительный код. . В четвертом цикле и последующих чет ных содержимс  регистра А 2 ОЗУ 11 (в четвертом цикле это кОнстанта 00,0 ... ОН) через коммутатор считывани  1О, регистр 5, цепь х (+1) коммутатора-умножител  6, сумматор 3, регистр 4, цепь X 2 блока умножени  на масш табный коэффициент , элемент ИЛИ 23, элемент 2И-ИЛИ 21, ком гут-атор записи 15 перезаписываетс  в ОЗУ; 11 по адресу А2. В результате перёзапи си число сдвигаетс  на 1 разр д влево ;И учитыва , что потенциалы, управл ю щие элементом ИЛИ 23, элементом / И-ИЛИ 21 и элементом НЕ 19, деиствуют только при перезаписи младшей группы разр дов, в первый разр д через элемент ИЛИ 23 записываетс  единица, в третий разр д через элемент 2И-ИЛИ 21 записываетс  из триггера 22 инверси  знака суммы, представл юща  собой очередную цифру корн , а остальные разр ды перезаписываютс  без изменени .

При этом младший разр д последующих, нач1ша  со второй, групп перезаписываютс  через элемент ИЛИ 23, а третий - через элемент 2И-ИЛИ 21 по входу, открытому элементом НЕ 19. Последний цикл операции отличаетс  тем, что в младший разр д корн  записываетс  нуль. В результат число цифр корн  на единицу меньше, чем в подкоренном выражении . Однако возникающей при этом погрешностью можно пренебречь, так как разр дна  сетка устройства с целью компенсации ошибки, накапливаемой в результате интегрировани , увеличиваетс  на 3-4 разр да.

Если разр днсють (п) сумматора 3 больше двух, инвертирование очередного приближени  корн  по управл ющему сигналу с элемента И 17 начнетс  не с третьего, а с (п+1)-го разр да и резул ; будет неверен. В этом случае дл  правильной работы устройства элемент И 18 исключаетс , а элементы И 17 и 2И-ИЛИ 20 замен ютс  двухвходовы- ми элементами И. и управл ютс  призна- ком нечетных циклов операции, начина  с третьего, а на входе сумматора 3. в два младших разр да через дополнитель- ные схемы сборки необходимо записать единицы.: Выполнение операции сложени  аналогично описанному выше выполнению мак-i , рооперации (1). Содержание команды ССАА)СА2П2- К.2 - ЯВычитание отличаетс  от сложени  тем, что в коммутаторе-умножителе 6 вместо цепи X () открываетс  цепь X (-1). При этом на сумматор 3 из коммутатора-умножител  6 поступает ин- верси  второго операнда, а на вход переноса сумматора при сложении младших разр дов цодаетс  единица. В результате образуетс  дополнительный код второго операнда... . Операци  получени  модул  имеет вид ( зависимости от знака (Al), записываемогО В формирователь разр дов частного 7; в коммутаторе-умножителе 6, управл емом по третьему входу, производитс  умножение числа,:на +1 или: - 1. .- ..-. Выполнение , ойэрации умножени  осу ществл етс  в соответствии с алгоритмом последовательного умножени . В каждом цикле умножени  вычисл етс  частичное проиаведейие множимого на m разр дов множител . В подготовительной стадии первого цикла младша  группа разр дов множител  по .адресу А1 заноситс  в регистр множител -частного 8. В первом цикле умножени  мнЪжйКгое по адресу А2 через регистр 5 поступает на коммутатор-умножитель 6, на котором формируетс  частичное произведение множимого на tn разр дов множител , записываемое через сумматрр 3, регистр; 4, блок умножени  на масштабный коэффициент 9, через цепи записи (элемент ИЛИ 23, элемент 2И-ИЛИ 21, коммутатор записи 15) в ОЗУ 11 со сдвигом на hi разр дов в сторону младших. Сдвиг нащ разр дов осуществл етс  в ёлоке умножени  на масштабный коэффициент 9. Управление сдвигом осуществл етс  по шине 25. Содержимое регистра 8 сдвигаетс  на hi разр дов в сторону младших, ИЛИ, если Hi равно разр дности групп обмена информацией между ОЗУ 11 и согласующими регистрами, производитс  запись в регистр 8 очередной группы разр дсй мнЬжител .

. Действи  во втором и последующих циклах отличаютс  тем, что на сумматоре 3 выполн етс  суммирование вычисленного Ь текущем цикле частичного . произведени  с ранее полученным частичHbrtvi произведением дл  второго цикл1а и с суммой частичных произведений длй последующих циклов, поступающими на ОЗУ 11 на первый вход сумматора, через регистр 1 н элемент задержки 2. В последнем цикле умножени  произведение сдвигаетс  на ± к разр дов. Сдвиг осуществл етс  в блоке 9. Управление сдвигом - по шине 24. Содержание операции: (А1)- {А2)- .

Дл  делени  используетс  алгоритм без ёддстановлени  остатка. В подготовительной стадии операции в формирователь разр дов частного 7 из ОЗУ 11 записываютс  знаки делимого и делите-i л . В подготовительных стадийх второго и последующих циклов вместо знака делимого в формиррватель разр дов частного 7 с выхода сумматора 3 записываетс  знак частичного остатка. Д.епиыое С.частичный остаток) заноситс  на ОЗУ

11 группами разр дов в регистр 1, де- литель - в регистр 5, В зависимости от сочетани  знаков дeлmv oгo (частичного остатка) и делител  формирователь

разр дов частного 7 открывает в коммутаторе-умножителе цепь X () или х( -1) и на сумматоре 3 формируетс  очередной частичный остаток, записываемый в ОЗУ Со сдвигом на один разр д

l,,влево. В каждом цикле операции в регистр множител -частного 8 из формировател  разр дов Устного 7 записы- BaeTCia очер1&дна  цифра частного. Запись частного из регистра 8 в ОЗУ- 11 производитс  группами разр дов. В последнем цикле производитс  умножение част ного на коэффициент 2 . Содержание операции (А1) : (А2). .

Интегрирование выполн етс  по формуле трапеций в соответствии с алгоритмом: .

-4s,

.

«V-И %r()

где p|,5/p,- значени  подынтегральной функции в точках

.

VXiM) значение приращени  переменной интегрировани  в точке х

ЧН

ч,

VU-v«-v- е приращение интеграла

в точке X,

fffCi-n) сумма приращений интегралов в точке X,

1+1

В первом цикле операции вычисл етс  среднее значение подынтегральной функции (.j ) , записываемое в ОЗУ. Зр j считываетс  по адресу А1; 9 pi - по адресу А 2. Умножение на коэффициент 2 производитс  в блоке умножени  на масштабный коэффициент 9 по управл ющему сигналу по шине 25. Далее аналогично выше описанной операции умножени  вычисл етс  произведение среднего значени  подынтегральной функции (множимое) на приращение-.

пврёмённбй интегрировани  vy, .(множитель ). В последнем цикле умножени  вычисленное приращение мSJ..)УMHoжaeтс  в блоке 9 на коэффициент 2 . Операци  заканчиваетс , еслим5 5 ,

5 Если приращение V 5р представл ет собой сумму, состо щую из слагаемых, выполн етс  еще один цикл операции, в котором производитс  суммирование вычисленного в данйой операции прираще13

1)анее накопленной суммой

ни  с

f J S

ffrii+ifSf-titi)

Дл  хранени  среднего значени  гГодынтегральной функции и приращений S, и V SQf в, ОЗУ отвод тс  фиксированные  чейки. Разновидность операции задаетс  командным путем,

В операции квантовани  на основании вычисленного в результате интегрировани  приращени  вычисл етс  новое значение подынтегральной функции 3 и остатка ON,- в соответствии с алгоритмом:

Р l,Vif ° Vili

-n

iM 4,2 Vi

) Здесь Р, q х-функци  выделени  из с а -го по Ь -и включисла X разр дов чительно. В первом цикле производитсй суммиро вание 1-го значени  остатка при- ращением 7 SQ. (141) -Ui считываетс  по адресу Al,rS(з(,ч) из фиксированной  чейки приращени . Одновременно с записью полученной суммы в ОЗУ произво- дитс  ее квантование: младшие 12 разр дов () представл ющие собой (1)-е значение остатка запи сываютс  в ОЗУ по адресу А1, старшие 11 разр дов, представл ющие собой кван тованное приращение - в фиксированную  чейку приращени  со сдвигом на 12 разр дов в сторону младщих , 6rmi ° Xi .Ао - . Во втором цикле вычисл етс  значение к-й функции Считывание производитс  по адресу А1+1, запись результата по адресу А2, В приведенной записи алгоритма разр дность п ерем6ннь1х - 22, остатка - 12 и квантованного приращени  - 10 двоичных разр дов без учета знака. Операци  экстрапол ции трехциклова  и выполн етс  в соответствии с алгоритмом: V Ci+ai Klb-n Vi -ki-i-i) , В первом цикле вычисл етс  разность 5vC4-i)l«- ®P® ® 5-Ui считываетс  по адресу А 1,5 ) - по адресу А1+1 Результат записываетс  в  чейку резуль тата К. Во втором цикле вычисл етс  утроенное значение вычисленной разнос- ти как С) + 2{) В третьем цикле вычисл етс  экстраполированное значе-

70547&

14

ние переменной ;.-) « Переменнаи 5.,()считываетс  по адресу А1+2, результат записываетс  по адресу А2. Умножение второго операнда при выполнении операции а коэффициенты -1, +2 и +1 в первом-третьем циклах, соответственно, производитс  в коммутаторе-умножителе 6 по управл ющему сигналу по шине 25,

Данное техническое рещение позвол ет ввести в цифровую интегроарифметическую машину операцию извлечени  корн  при усложнении машины не более, чем на 2,8%.

Claims (2)

1.Авторское свидетельство СССР № 362296, кл. G 06 F 7/38, 1973,

2.Автсфское свидетельство СССР по за вке № 2109021/18-24,

кл. G 06 I 1/02, 1975 (прототип).