SU993252A1 - Арифметическое устройство - Google Patents

Description

(54) АРИ Е ШТИЧЕСКОЕ УСТРОЙСТВО .

Изобретение относитс  к вычислительной технике и может быть использовано дл  выполнени  операций сложени , вычитани , умножени , делени  и извлечени  корн  при обработке больших массивов многоразр дных чисел .

Известно матричное арифметическое устройство .

Однако устройство не имеет высокой производительности при обработке массива чисел, так как выполнение операций над очередной парой чисел можно производить лишь тогда, когда будет получен предыдущий результат.

Известно арифметическое устройство , которое содержит п последовательно соединенных однотипных блоков, каждый из которых содержит два регистра , формирователь (п+1) старших разр дов, два триггера и элемент .

Однако устройство предназначено дл  обработки массива чисел одновременно , а не массива из пар чисел, и кроме того, не может выполн ть операции делени  и извлечени  корн  квадратного.

Наиболее близким к предлагаемому  вл етс  арифметическое устройство, которое содержит п однотипных последовательно соединенных ретдающих блоков , ка сдый из которых содержит три триггера, сумматор, элементы И-ИЛИ, а также логический узел, содержащий два элемента И, пр мой и инверсный выходы которых объединены элементом ИЛИ ,

Недостатком этого устройства  вл етс  недостаточное быстродействие10 при выполнении операции делени  и извлечени  корн  квадратного, которые выполн ютс  за два полутакта. Кроме того, при выполнении этих опе раций необход1:мо сдвигать данные

15 два раза влево в первом регистре каждого блока, что также приводит к снижению быстродействи .

Цель изобретени  - повышение быст20 родействи  устройства при вьшолнении операции делени - и извлечени  корн  квадратного.

Поставленна  цель достигаетс  тем, что в арифметическом устройстве , содержащем п последовательно соединенных решающих блоков (п - разр дность операндов), состо щих из трех регистров, сумматора, коммутаторов , и п логических узлов, содержащих элемент ИЛИ и два элемента И,

30 выходы которых соединены с входами

элемента ИЛИ, причем выходы логических узлов соединены с входами разр дов второго регистра первого решающегЧэ блока, выходы разр дов первого регистра k-ro блока (где k l,...,tj| соединены с первыми входами соответствующих разр дов сумматора, пр мые выходы разр дов второго регистра k-ro решающего блока соединены с входами разр дов второго регистра (k+l)-ro решающего блока, инверсный и пр мой выходы (k+l)-ro разр да второго регистра k-ro решающего блока соединены с информационными входами первого коммутатора, управл ющие входы которого соединены с первой и второй управл ющими шинами устройства, выход первого коммутатора соединен с вторым входом (k+ 1)-г разр да сумматора, пр мые выходы k-x разр дов третьего регистра k-ro решающего блока соединены с входами (k-O-ых разр дов третьего регистра (k+1)-ro решающего блока, выход второго коммутатора k-ro решающего блока соединен с входом k-ro разр да второго регистра (k+1)-ro решающего блока, первый информационный вход второго коммутатора k-ro блока соединен с пр мым выходом k-ro разр да второго регистра k-ro блока, первый управл ющий вход второго коммутатора соединен с второй управл ющей шиной устройства, каждый решающий блок дополнительно содержит третий коммутатор, причем информационные входы k-ro разр да третьего коммутатора соединены с выходом (k-l)-ro разр да первого регистра, с выходом (k+1)-ro разр да первого регистра, с выходом (k-l)-ro разр да сумматора , с выходом {k+l)-ro разр да сумматора , управл ющие входы третьего коммутатора соединены с пр мыми и инверсными выходами знакового разр да сумматора и первого разр да третьего регистра и с третьей и четвертой управл ющими шинами устройства, выход k-ro разр да третьего коммутатора k-ro ретиающего блока соединен с входом k-ro разр да первого регистра (k+l)-ro решающего блока, инверсный выход знакового разр да сумматора k-ro блока соединен с входом п-го разр да третьего регистра (k+O-ro блока и с вторым информационным входом второго коммутатора, второй управл ющий вход которого соединен с первой управл ющей шиной устройства, инверсные выходы всех разр дов второго регистра k-ro блока, кроме (k+1)разр5ша , соединены с вторыми входами сумматора.

На чертеже представлена функциональна  схема арифметического устрой ства.

Устройство содержит п решающих блоков 1, каждый из которых содержит

регистры 2-4, сумматор 5, коммутаторы 6-8. Кроме того, устройство содержит п логических узлов 9, содержащих элементы И 10 и 11 и элемент ИЛИ 12, входные шины 13-15, управл ющие шины 16-20. Блок 1 содержит коммутатор 6, имеющий п разр дов, и одноразр дные коммутаторы 7 и 8. Выход (k-l)-ro разр да регистра 2 соединен с первым информационным входом k-ro разр да коммутатора б, управл ющие входы которого соединены с управл ющей шиной 18 (операции Деление , извлечение корн ) и с пр мым выходом знакового разр да сумматора Выход (Ц+1)-горазр да регистра 2 соединен с вторым информационным входом k-ro разр да коммутатора 6, управл ющие входы которого соединены с шиной 17 (Умножение) и с ин- версным выходом первого разр да регистра 4. Выход (k-l)-ro разр да сумматора 5 соединен с третьим информационным входом k-ro разр да коммутатора 6, управл ющие входы которого соединены с шиной18 и инверсным выходом знакового разр да сумматора 5. Выход (k+O-ro разр да сумматора 5 соединен с четвертым информационным входом k-ro разр да коммутатора 6, управл ющие входы которого соединены с шиной 17 и с пр мым выходом первого разр да регистра 4. Выход k-ro разр да регистра 2 соединен с первым входом k-ro разр да сумматора 5, второй вход которого соеди.нен с инверсным выходом k-ro разр да регистра 3, кроме второго разр да в первом блоке 1, третьего разр да во втором-блоке 1 и п-го разр да в (п-1)-ом блоке 1. В каждом из блоков 1 пр мой выход этих разр дов соединен с первым информационным входом коммутатора 7, первый управл ющий вход которого соединен с шиной 19 (Извлечение корн ), а инверсньхй выход - с вторым информационным входом коммутатора 7, второй управл ющий вход которого соединен с шиной 20 (Деление, умножение). Выход коммутатора 7 соединен с вторым входом соответствующего разр да сумматора 5. Выходы k-x разр дов коммутатора б соединены с входами соответствующих разр дов регистра 2 последующего блока 1.

Инверсные выходы k-x разр дов регистра 3 каждого предыдущего блока 1 соединены с входами k-x разр дов регистра 3 последующего блока 1, кроме первого разр да во втором блоке 1 второго разр да в третьем блоке 1 и т.д. Входы этих разр дов соединены с выходом коммутатора 8, первый информационный вход которого соеди.нен с инверсным выходом знакового разр да сумматора 5, первый управл гаций вход - с шиной 19, второй информационный вход коммутатора 8 соединен с инверсным выходом первого раз р да первого блока 1 (второго разр да второго блока 1 и; т.д.), а второй управл ющий вход - с шиной 20. Выход 1с-го разр да регистра 4 каждого предыдущего блока 1 соединен с входом (k-1}-ro разр да регистра 4 последующего блока 1. Вход п-го разр да регистра 4 последуквдего блока 1, начина  с второго блока 1, соединен с инверсным выходом знакового разр да сумматора 5 предыдущего блока 1. При сложении, вычитании, делении входами устройства  вл ютс  шины 13 и 14. При этом логический узел 9 пропускает через элемент ИЛИ 12 пр млв. (через элемент И io) или инверсные (через элемент И 11) значени  входных сигналов. При умножении входами устройства  вл ютс  шины 14 и 15, при извлечении корн  квадратного шина 13. Перед началом работы все регистры сбрасываютс  в нулевое состо ние .

При умножении в первом такте первое множимое, поступающее по тине 14 проходит на регистр 3 череа элементы И 11, ИЛИ 12, а первый множитель по шине 15 на регистр . 4, причем первый разр д - мпадший разр д множител .

Содержимое регистра 3 проходит на сумматор 5, где складываетс  с нулевыми значени ми регистра 2. Если первый разр д множител  регистра 4 равен 1, то коммутатор б пропускает На регистр 2 второго блока сдвиг нутое значение сумматора 5. Если первый разр д множител  равен О, то коммутатор 6 пропускает сдвинутое значение регистра 2,

Сдвиг операндов вправо обеспечен соединением разр дозв регистра 2 и сумматора 5 с коммутатором 6, а также соединением регистров 4 соседних блоков 1. . .

Во втором такте содержимое первого блока 1 переписываетс  во второй блок 1, а в первый блок 1 поступает втора  пара операндов. В первом блоке 1 получают в сумматоре 5 первую частичную сумму произведени  первой пары чисел. Во вторрм блоке полученную jpaHee первую частичную сумму, записанную в регистр 2, складывают в сумматоре 5 с содержимым регистра 3. В зависимости от значени  второго разр да первого ишржимого (регистр 4) в сумматоре 5 получают вторую частичную суыму произведени  первой пары чисел (производитс  сложение или сдвиг операндов).

При п-разр дных входных операндах результат вычислений первой пары чисел получают на выходе сумматора 5П-ГО блока через п тактов, а всех

последующих пар чисел - через один такт. При делении первое делимое записывают в регистр 2, а первый делитель - по шине 14 в регистр 3 через элементы И 10, ИЛИ 12 делител . Деление выполн ют с восстановлением остатка. В первом такте в сукматоре 5 вычитают из первого делимого инверсные значени  первого делител . Если остаток получилс  положительный,

0 разр д частногоравен единице, и коммутатор б пропускает содержимое сумматора 5 со сдвигом под управлением инверсного выхода знакового разр да сумматора 5. Если остаток отрицатель5 ный, разр д частного равен нулю, коммутатор б пропускает содержимое регистра 2 со сдвигом под управлением пр мого выхода знакового разр да сумматора 5, т.е. происходит восстановление остатка и сдвиг его. Сдвиг

0 операндов влево обеспечиваетс  соединением регистра 2 и cyhe aTopa 5с коммутатором б.

Во втором такте первый остаток . от делени  первой пары чисел перепи5 сываетс  в регистр 2 второго блока 1 из кокв 1утатора б, первый делитель переписываетс  в регистр 3, а перва  цифра частного - в п-й (старший) разр д регистра 4второго блока 1, как

0 значение инверсного выхода знакового разр да сумматора 5 первого . В сумматоре 5 второго блока 1 получают второй остаток от делени  первой пары чисел и вторую цифру частного.

5 Одновременно в регистры 2 и 3 первого блока 1 записывают вторую пару операндов и получают первый остаток , от делени  второй пары операндов и первую цифру частного.

0

Результат вычислений первой пары чисел получают на выходе регистра 4 п-го блока 1 через п тактов, а результат вычислений последук цих пар чисел - через каждый такт.

5

При извлечении квадратного корн  в первом такте первое подкоренное . выражение поступает в регистр -2 по шине 13,.а затем в сумматор 5, где происходит вычитание инверсных зна0 чений регистра 3 с пропуском второго разр да, т.е. числа 1011111.... Если остаток сумматора 5 положителен (знак су№лы равен нулю), информаци  с выходов сумматора 5 поступает на

5 коммутатор б под управлением инверсг ного выхода знакового разр да сумматора 5. При этом первое число результата равно единице и оно поступает на коммутатор 8 под управлени0 ем шины 19. Если остаток сумматора 5 отрицателен, происходит восстановление остатка и сдвиг его влево за счет пропускани  через коммутатор 6 содержимого регистра 2 bo сдвигом

5 под управлением шины 18 и пр мого

выхода знакового разр да сумматора 5 причем число результата равно нулю.

Во втором такте содержимое блока 1череписываетс  в регистр 2 следующего блока 1, а в регистр 2 первого блока 1 записываетс  второе подкоренное выражение. В первом блоке 1 вычисл ют первый чаетнйй результат второго операнда, а во втором блоке 1 вычисл ют второй частный результат из первого подкоренного выражени . Окончательный результат извлечени  корн  получают на выходе регистра 3 п-го блока 1 в пр мом коде. ;

В предлагаемом устройстве повышено быстродействие по сравнению с прототипом, которое. определ етс  од- ним тактом обработки данных в одном блоке. По сравнению с прототипом быстродействие предлагаемого арифметического устройства увеличено в 3,5 раз а. при выполнении операций делений и извлечени  корн  квадратного за счет обеспечени , вычитани  без вое- : становлени  остатка в каждом решающем блоке конвейера. Устройство предназначено дл  работы в специализированных быстродействующих устройствах обработки больших массивов многоразр дных чисел. Специализированные устройства, работающие совместно с ЭВМ, выполн ют однородные частоповтор кициес  операции вместо ЭВМ, в которой записаны массивы обрабатываемых данных.

Claims (3)

1.Патент ОНА W 3535498, кл. 235-164, 1970.

2.Авторское свидетельство CGCP 5 I 479111, кл. G Об F 7/38, 1973.

3.Авторское свидетельство СССР

; .798825, кл. G Об F 7/38, 1979 (прототип ) .

/